fpga課程設計跑馬燈
A. 怎樣用vhdl語言寫以個跑馬燈的程序
求是科技.VHDL應用復開發技制術與工程實踐.北京：人民郵電出版社，2005, 1
趙鑫.VHDL與數字電路設計.北京：機械工業出版社，2005，4
陳耀和.VHDL語言設計技術.北京：電子工業出版社，2004，3
劉瑞新.VHDL語言與FPGA設計.北京：機械工業出版社，2004，4
這幾本書里好象有,我以前找資料的時候好象遇到過,你查查看吧
B. Fpga跑馬燈 Vhdl語言設計
求是科技.VHDL應用開發技術與工程實踐.北京：人民郵電出版社，2005, 1
趙鑫.VHDL與數字電內路設計.北京：機械工業出版容社，2005，4
陳耀和.VHDL語言設計技術.北京：電子工業出版社，2004，3
劉瑞新.VHDL語言與FPGA設計.北京：機械工業出版社，2004，4
這幾本書里好象有,我以前找資料的時候好象遇到過,你查查看吧
C. 大神，能不能幫我寫個FPGA跑馬燈的程序啊用VHDL語言，我真的很苦惱啊。
你說VERILOG我還可以幫你，VHDL用的越來越少了
D. 單片機跑馬燈課程設計從開始到結尾到底該怎麼做！！！！！急
去網上找資料 ... 其中包括原理圖,源代碼
按照原理圖做好硬體電路,編譯好源程序下載到單片機 ...結束!
E. VHDL跑馬燈程序
這個問題是初學者肯定犯的錯誤，我剛學的時候也經常犯這個錯誤，這個問題是：內xinhao5不能解決多個容驅動,process語句是並行的，不能在多個process語句中同時對xinhao5賦值。你可以這樣理解，process是並行的語句，它們有可能同時觸發，假設多個包含對xinhao5賦值（一個以上）的process被觸發了，那你說這時哪個process的賦值是有效的呢？所以，所以對xihao5的賦值只能出現在一個process裡面
F. fpga開發板 跑馬燈程序運轉正常，但是其他燈全亮。
管腳分配的tcl文件中加入以下語句，然後將未使用的管腳分配刪除，只分配用到的管版腳：
#先刪除所有管腳分配權
remove_all_instance_assignments -name *
#對於不使用的管腳處理--輸入三態
set_global_assignment -name RESERVE_ALL_UNUSED_PINS "AS INPUT TRI-STATED"
G. 利用FPGA軟核CPU來設計跑馬燈
你用的什麼軟體，軟體中應該的現成的例子，跑馬燈這種應該也有的
H. 求vhdl語言編寫的跑馬燈的程序
到底是用VHDL還是Verilog HDL
I. FPGA 跑馬燈設計
給你寫個大概吧：
第一步：按鍵控制state從0到之間循環接環：
if key = 1
case s is
when s0: s=s1; out = 0x01;
when s1: s=s2: out = 0x80;
when s2: s=s3; out = 0x81;
when s3: s=s0; out = 0x18;
end case;
end key;
第二步：各個子狀態內部，燈的切換：
if clk is raising_edge then
case s is
when s = s0; out = out 向右循環位移1位
when s = s1; out = out 向左循環位移1位
when s= s2;
if out = ox81; out = 0x42;
if out = ox42; out = 0x24;
if out = ox24; out = 0x18;
if out = ox18; out = 0x81;
when s= s3;
if out = ox81; out = 0x18;
if out = ox42; out = 0x81;
if out = ox24; out = 0x42;
if out = ox18; out = 0x24;
end case
end if;
第三步，在上面兩個進程里添加rst控制
思路就是這樣的，看你的造化了
J. 求verilog跑馬燈課程設計
mole led(clk,rst,led_out);
input clk,rst;
output [4:0]led_out;
reg [30:0]cnt;
reg clk_0;
reg [4:0]led_out;
reg state;
always @ (posedge clk_0 or negedge rst)
if (!)
begin
state <= 0;
led_out <= 5'b11111;
end
else
case (state)
0:begin
led_out <= 5'b11110;
state <= 1;
end
1:begin
led_out <= {led_out[0],led_out[4:1]};
state <= 1;
end
endcase
always @ (posedge clk or negedge rst) //分頻，在板子上可以看清
if (!rst)
cnt <= 0;
else
if (cnt <= 499998)
cnt <= cnt+1;
else
if (cnt == 499999)
cnt <= 0;
always @ (posedge clk or negedge rst)
if (!rst)
clk_0 <= 0;
else
if (cnt == 49999)
clk_0 <= ~clk_0;
endmole