數電課程設計報告完整版數字鍾

Ⅰ 關於數電的課程設《數字鍾》

電子學課程設計報告
——帶有整點報時的數字鍾設計與製作

指導教師____戴伏生___________

學號____________

姓名_____________

一、 設計的性質、目的和任務

二、 設計課題要求
（1）構造一個24小時制的數字鍾。要求能顯示時、分、秒。
（2）要求時、分、秒能各自獨立的進行調整。
（3）能利用喇叭作整點報時。從59分50秒時開始報時，每隔一秒報時一秒，到達00分00秒時，整點報時。整點報時聲的頻率應與其它的報時聲頻有明顯區別。

三、 設計的內容、電路原理和詳細的設計過程
（1）總設計圖

（2）分頻器
設計過程：由於給出的是4M=10^6HZ，沒經過一個74160可以將輸出頻率 變為輸入頻率的1/10,而每經過一個TFF可以將輸出頻率變為輸入頻率的1/2，按上圖連接電路，即可獲得1HZ、20HZ、1KHZ、2KHZ的頻率。

（3）校時模塊
秒校時
分校時

設計過程：由於分和小時的校時系統是一樣的，所以只截取了分的校時系統，上圖的second和minute為校時開關按鈕，或門的輸出端連接的是74160計時器的CLK，當開關為閉合時，1HZ和jinwei所輸入的脈沖信號不工作，此時按鍵信號給CLK信號一個上升沿，74160則進1。在DFF的CLK上我選用了20HZ的頻率，之所以選用20HZ是為了保證在按下校時開關時有一個上升沿脈沖時Q端輸出信號1，試過16HZ和32HZ，前者不是很靈敏，不能保證按下後會跳數，後者過於靈敏，易連續跳數，折中選取20HZ，個人在使用中基本可以保證穩定。
若想獲得連續的上升脈沖沿，只需在DFF前與一個一定頻率即可，如下圖，個人建議頻率不易過大，那樣不易控制鬆手時間。

（4）計時模塊
小時計時

分計時

秒計時

設計過程：上圖中所有CLK連接的都是校時模塊的輸出端，圖上的計數器均為置零接法，分和秒的進位輸出用與門連接一次再輸入小時模塊的進位輸入端，這樣才能保證時鍾的正常顯示。

（5）解碼器
SUBDESIGN yima
(k,j,i,h:input;
a,b,c,d,e,f,g,o:output;
)
BEGIN
TABLE
k,j,i,h=>a,b,c,d,e,f,g,o;
0,0,0,0=>0,0,0,0,0,0,1,1;
0,0,0,1=>1,0,0,1,1,1,1,1;
0,0,1,0=>0,0,1,0,0,1,0,1;
0,0,1,1=>0,0,0,0,1,1,0,1;
0,1,0,0=>1,0,0,1,1,0,0,1;
0,1,0,1=>0,1,0,0,1,0,0,1;
0,1,1,0=>0,1,0,0,0,0,0,1;
0,1,1,1=>0,0,0,1,1,1,1,1;
1,0,0,0=>0,0,0,0,0,0,0,1;
1,0,0,1=>0,0,0,0,1,0,0,1;
END TABLE;
END;
設計過程：本段為本次設計中唯一的一個用語言編寫的模塊，由於試驗箱上的數碼管屬於共陽極接法，所以為了去掉數字後面跟著的點，所以設計了8位輸出，第八位，既O位全部顯示為1，這樣可以保證點始終保持暗的狀態，實際上還可以在分與秒之間，小時與分之間的點亮著，以便區分，此時程序應稍作變動，如下
SUBDESIGN ss
(k,j,i,h,z:input;
a,b,c,d,e,f,g,o:output;
)
BEGIN
TABLE
k,j,i,h=>a,b,c,d,e,f,g;
0,0,0,0=>0,0,0,0,0,0,1;
0,0,0,1=>1,0,0,1,1,1,1;
0,0,1,0=>0,0,1,0,0,1,0;
0,0,1,1=>0,0,0,0,1,1,0;
0,1,0,0=>1,0,0,1,1,0,0;
0,1,0,1=>0,1,0,0,1,0,0;
0,1,1,0=>0,1,0,0,0,0,0;
0,1,1,1=>0,0,0,1,1,1,1;
1,0,0,0=>0,0,0,0,0,0,0;
1,0,0,1=>0,0,0,0,1,0,0;
END TABLE;
o=z;
END;
此時只需在第二個和第四個解碼器的輸入Z端接地，其餘Z端接高電壓即可

（6）報時模塊

設計過程：本模塊全部由門電路來實現，最下面的與門連接的是分的59和秒的50，兩個或非門非別連接分的8根線和秒的8根線，由圖上的邏輯可以看出在59分5X秒時，是1KHZ與1HZ與後輸出，聲音頻率較低，在00分00秒的狀態下，2KHZ與1HZ與後輸出，聲音頻率較高，1HZ的作用是為了讓聲音在每秒響一下。
四、 調試與模擬結果
（1） 計數模擬（秒向分進位）

（2） 按鍵模擬

五、 調試中遇到的問題及解決的方法
（1） 計數器的接法
一開始，把秒（分）向分（小時）的進位信號直接賦給了EP和ET，校時信號賦給CLK在上試驗箱上演練的過程中發現，時鍾在其自主走動時，一切正常，但在按校時鍵調節是個位數會在按到7後回0，到9後會向前進一位到8，在模塊單獨模擬時不會出現這種狀況，秒和分連起來模擬時也不會出現問題，只有在秒，分，小時聯合起來模擬時才會發現這個問題，猜測可能是74160的構造問題才導致這一結果，後來，在不斷地嘗試修改中，才使校時系統正常運轉。
（2） 關於進位
一開始，在分和秒的計數器選擇了一樣的接法，但是在試驗箱上演練時，發現分進位總是比秒快一秒，也就是說在秒剛到59時分就已經進了一位，而分和小時卻能保證一致進位，為了在現實上正常，所以只能把秒的進位輸出信號的59改成了00。
六、 詳談自己的體會、感想、建議

Ⅱ 數電課程設計 數字鍾（Mulitisim)設計

同求該模擬電路

Ⅲ 數電課程設計數字鍾

用什麼晶元，還是沒有限制？用數碼管顯示還是液晶？

Ⅳ 求數電課程設計數字鍾，有詳細電路圖

給你這個數字鍾電路，按圖配置即可。

Ⅳ 求數電課程設計數字鍾！有詳細電路圖的！不勝感激!

這個就是大概的原理圖了。至於你的要求-

就是在這個上面加點點東西就好了，你先看這個有什麼問題么？