数电课程设计四位二进制加法计数器

❶ 怎样用四位二进制计数器74LS93设计十进制加法计数器.(跪求)

由AIN端输入计数脉冲，BIN输入同QA输出连接，QB接R1，QD接R2，（R1,R2为清零端）

❷ 试用4位同步二进制加法计数器74161才用置数法构成三进制计数器

一是用时钟触发器和门电路进行设计；

二是用集成计数器构成。集成计数器一般都设有清零输入端和置数输入端，且无论是清零还是置数都有同步和异步之分，例如清零、置数均采用同步方式的有集成4位二进制同步加法计数器74163；

4位二进制同步可逆计数器74193、4位二进制异步加法计数器74197和十进制同步可逆计数器74192。

4位二进制同步加法计数器74161和十进制同步加法计数器74160，用于异步归零和同步置数。如CC4520，74190，74191，74290具有异步归零，设置“9”的功能。

(2)数电课程设计四位二进制加法计数器扩展阅读：

当触发器翻转时，当CP＝1时，输入信号被阻塞。这是因为当G3和G4打开时，它们的输出Q3和Q4的状态是互补的，即其中一个必须为0。如果Q3为0，则由G3输出到G5输入的反馈行将阻塞G5，即阻塞D到基本RS触发器的路径。

反馈线起着保持触发器处于状态1和防止触发器变为状态0的作用。因此，反馈线路称为设定1维护线路和设定0阻塞线路。

当Q4为0时，G3和G6被阻塞，到基本RS触发器的d端路径也被阻塞。从Q4输出端到G6的反馈行起着保持触发器处于0状态的作用，称为0的维护行。从Q4输出到G3输入的反馈线路阻止了设置1的触发器，这被称为设置1阻塞线路。因此，该触发器通常被称为维护阻塞触发器。

❸ 四位二进制计数器与四位二进制加法计数器一样吗

计数器有加1计数也有减1计数，如果都是加1计数的话就一样

❹ 试用4位同步二进制加法计数器74161采用置数法构成十进制计数器

使用置数法实现74161的十进制计数：

当74161计数到Q3Q2Q1Q0=1001时，使LD' =0，为置数创造了条件。

当下一个计数脉冲一到，各置数端数据专立即送到输出端，预置数端D3D2D1D0= 0000。

电路如图所示，在连续计数脉冲的作用下，计数器开始从0000、0001、......1000、1001循环计数

（8421码十进制计数器）。

性能特点：

1、可以直接清零（不需要CP脉冲配合），又称“强迫置0”；

2、数据可以并行预置，但需要CP上升沿配合；

3、可进行二进制同步计数；

4、具有进位输出信号，可以串接计数使用；

5、内部采用JK触发器单元计数。

反馈预置数法的定义：

1、反馈预置数法是用译码电路(门电路)检测计数器的状态，当计属数器到达被检测的状态时，译码

电路输出低电平或高电平)，把译码电路的输出反馈到M SI计数器的预置数端，使预置数端出现有

效电平。

2、利用预置数端的异步/同步预置功能，将数据输入端所加的预置数装入计数器，从而实现预定

模数的计数。

❺ 能跟我解释一下用D触发器设计的4位二进制异步加减法计数器，仿真图中是代表什么意思

给出RTL电路图
3、 给出时序仿真波形图
考试题目任意题目设计：设计一个4位二进制减法计专数器，并含属有异步清零信号。
考试题目时序逻辑门电路设计：设计一个异步复位的JK触发器。
课程是：EDA技术与VHDL，用VHDL编辑，我表示完全不会
跪求高人指教呀，希望哪位好心的大哥大姐能帮忙解决一下，很重要的，期末考试呀，谢谢各位好心人士了，暂目前只有这点财富，等我去做任务，事后再附赠100分，谢谢各位高人了……

❻ 什么是4位二进制同步计数器

将四个工作在J=1和K=1条件下的JK触发器级联成的一个四位二进制（M=16）计数器。版

同步计数器中，各触发器的翻转权与时钟脉冲同步。同步计数器的工作速度较快，工作频率也较高。

为了提高计数速度，可采用同步计数器，其特点是，计数脉冲同时接于各位触发器的时钟脉冲输入端，当计数脉冲到来时，各触发器同时被触发,应该翻转的触发器是同时翻转的，没有各级延迟时间的积累问题。同步计数器也可称为并行计数器。

(6)数电课程设计四位二进制加法计数器扩展阅读：

计数器按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。

同步二进制减法计数器

（1）、设计思想 ：

①、 所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。

②、 应控制触发器的输入端，可将触发器接成T触发器。

当低位不向高位借位时，令高位触发器的T=0，触发器状态保持不变；

当低位向高位借位时，令高位触发器的T=1，触发器翻转，计数减1。

（2）、触发器的翻转条件是：当低位触发器的Q端全1时再减1，则低位向高位借位 。

10－1=1

100－1=11

1000－1=111

10000－1=1111

❼ 用4位全加器和74374构成4位二进制加法计数器

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❽ 试用一片四位二进制加法计数器74LS161设计一个5进制的计数器。要求计数状态0001~0101

用一片四位二进制加法计数器74LS161设计一个5进制的计数器，应采用反馈置版数法，当计数到0101时，产生一个置数信号权加到LD端，预置数DCBA端接成0001。逻辑图如下 。