eda课程设计多功能数字钟

❶ 用eda设计一个多功能数字钟，要求显示时分秒，整点前5秒报时持续5秒，可以设置小时，分钟，

我有，可能报时稍有差异

❷ 基于QUARTUS II 的EDA多功能数字钟 附加管脚配置 用学校的仿真试验箱。

需要知道你们学校试验箱的型号。。。要不然不好配置

❸ 急求，EDA课程设计。

基于VHDL的多功能数字钟的设计
EDA课程设计
资料类别
课程(专业)
EDA
适用年级
大学版
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word+DLS
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1725K
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2008-10-10
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内容简介：
EDA课程设计
基于VHDL的多功能数字钟的设计，共11页，6086字，附源程序。
摘要：介绍了利用VHDL硬件描述语言设计的多功能数字钟的思路和技巧。在MAX+PLUSII开发
环境中编译和仿真了所设计的程序，并在可编程逻辑器件上下栽验证。仿真和验证结果表明，该设计方法切实可行。
关键词：数字钟；硬件描述语言；VHDL；MAX+PLUSII。
相关说明：

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❹ 求eda数字钟设计程序

1.Topclock（元件例化 顶层文件）
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_arith.all;
Use ieee.std_logic_unsigned.all;
Entity topclock is
Port(clk,clr,en,m1,h1:in std_logic;
alarm:out std_logic;
secs,secg,mins,ming,hours,hourg:buffer std_logic_vector(3 downto 0));
End;
2. 秒模块程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity SECOND is
port(clk,clr:in std_logic;
sec1,sec0:out std_logic_vector(3 downto 0);
co:out std_logic);
end SECOND;

architecture SEC of SECOND is
begin
process(clk,clr)
variable cnt1,cnt0:std_logic_vector(3 downto 0);
begin
if clr='1' then
cnt1:="0000";
cnt0:="0000";
elsif clk'event and clk='1' then
if cnt1="0101" and cnt0="1000" then
co<='1';
cnt0:="1001";
elsif cnt0<"1001" then
cnt0:=cnt0+1;
else
cnt0:="0000";

if cnt1<"0101" then
cnt1:=cnt1+1;
else
cnt1:="0000";
co<='0';
end if;
end if;
end if;
sec1<=cnt1;
sec0<=cnt0;

end process;
end SEC;

3.分模块程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity MINUTE is
port(clk,en:in std_logic;
min1,min0:out std_logic_vector(3 downto 0);
co:out std_logic);
end MINUTE;

architecture MIN of MINUTE is
begin
process(clk)
variable cnt1,cnt0:std_logic_vector(3 downto 0);
begin
if clk'event and clk='1' then
if en='1' then
if cnt1="0101" and cnt0="1000" then
co<='1';
cnt0:="1001";
elsif cnt0<"1001" then
cnt0:=cnt0+1;
else
cnt0:="0000";

if cnt1<"0101" then
cnt1:=cnt1+1;
else
cnt1:="0000";
co<='0';
end if;
end if;
end if;
end if;
min1<=cnt1;
min0<=cnt0;

end process;
end MIN;

4.时模块程序

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity HOUR is
port(clk,en:in std_logic;
h1,h0:out std_logic_vector(3 downto 0));
end HOUR;

architecture hour_arc of HOUR is
begin
process(clk)
variable cnt1,cnt0:std_logic_vector(3 downto 0);
begin
if clk'event and clk='1' then
if en='1' then
if cnt1="0010" and cnt0="0011" then
cnt1:="0000";
cnt0:="0000";
elsif cnt0<"1001" then
cnt0:=cnt0+1;
end if;
end if;
end if;
h1<=cnt1;
h0<=cnt0;

end process;
end hour_arc;

----5.扫描模块程序

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity SELTIME is
port(
clk:in std_logic;
sec1,sec0,min1,min0,h1,h0:in std_logic_vector(3 downto 0);
ut:out std_logic_vector(3 downto 0);
sel:out std_logic_vector(2 downto 0));
end SELTIME;
architecture fun of SELTIME is
signal count:std_logic_vector(2 downto 0);
begin
sel<=count;
process(clk)
begin
if(clk'event and clk='1') then
if(count>="101") then
count<="000";
else
count<=count+1;
end if;
end if;
case count is
when"000"=>ut<= sec0;
when"001"=>ut<= sec1;
when"010"=>ut<= min0;
when"011"=>ut<= min1;
when"100"=>ut<=h0;
when others =>ut<=h1;
end case;
end process;
end fun;

6.显示模块程序

library ieee;
use ieee.std_logic_1164.all;
entity DISPLAY is
port(d:in std_logic_vector(3 downto 0);
q:out std_logic_vector(6 downto 0));
end DISPLAY;
architecture disp_are of DISPLAY is
begin
process(d)
begin

case d is
when"0000" =>q<="0111111";
when"0001" =>q<="0000110";
when"0010" =>q<="1011011";
when"0011" =>q<="1001111";
when"0100" =>q<="1100110";
when"0101" =>q<="1101101";
when"0110" =>q<="1111101";
when"0111" =>q<="0100111";
when"1000" =>q<="1111111";
when others =>q<="1101111";
end case;
end process;
end disp_are;

-----7.定时闹钟模块程序

library ieee;
use ieee.std_logic_1164.all;
entity ALERT is
port(m1,m0,s1,s0:in std_logic_vector(3 downto 0);
clk:in std_logic;
q500,qlk:out std_logic);
end ALERT;

architecture sss_arc of ALERT is
begin
process(clk)
begin

if clk'event and clk='1' then
if m1="0101" and m0="1001" and s1="0101" then
if s0="0001" or s0="0011" or s0="0101" or s0="0111" then
q500<='1';
else
q500<='0';
end if;
end if;

if m1="0101" and m0="1001" and s1="0101" and s0="1001" then
qlk<='1';
else
qlk<='0';
end if;
end if;
end process;
end sss_arc;
Architecture one of topclock is
Component second1
Port( clks,clr:in std_logic;
secs,secg: buffer std_logic_vector(3 downto 0);
cout1: out std_logic);
End Component;
Component min1
Port(clkm,clr:in std_logic;
mins,ming:buffer std_logic_vector(3 downto 0);
enmin,alarm: out std_logic);
End Component;
Component hour1
Port(clkh,clr:in std_logic;
hours,hourg:buffer std_logic_vector(3 downto 0));
End Component;
Component madapt
Port(en,m1,clk,secin:in std_logic;
minset:out std_logic);
End Component;
Component hadapt
Port(en,h1,clk,minin:in std_logic;
hourset:out std_logic);
End Component;
signal a,b,c,d: std_logic;
begin
u1:second1 port map(clr=>clr,
secs=>secs,secg=>secg,clks=>clk, cout1=>a);
u2:min1 port map(clr=>clr,alarm=>alarm,
mins=>mins,ming=>ming,clkm=>b,enmin=>c);
u3:hour1 port map(clr=>clr,
hours=>hours,hourg=>hourg,clkh=>d);
u4:madapt port map(en=>en,m1=>m1,clk=>clk,secin=>a,minset=>b);
u5:hadapt port map(en=>en,h1=>h1,clk=>clk,minin=>c,hourset=>d);
end;

❺ EDA课程设计——数字电子钟

1、基本要求：能利用现有的硬件系统设计一个至少能显示分、秒的控制电路。分和秒均用两位数码管指示，并具有调时、复位功能；
2、扩展要求：能同时显示小时（两位数码管）并能调节小时功能；具有闹钟定时功能。
3、设计方法：采用模块化描述方法，可分为分频模块、调时控制模块、数码显示模块、复位等模块，每个模块既可以编辑成独立的HDL文件或GDF文件，也可以作为HDL程序中的一个进程模块，最后进行系统仿真加以验证，在此基础上下载到硬件上进行现场测试。
4、输入、输出端口描述：输入信号——时钟信号clk、复位信号clr、时间设置键set、时间上调键tup、时间下调键tdown；输出信号——扫描式七段数码管段选输出端led[7..0]、位选输出端ctrlbit[3..0]。
我来帮他解答

2011-6-1 17:06
满意回答
设计原理
计数时钟由模为60的秒计数器模块、模为60的分计数模块、模为24的小时计数器模块、指示灯与报警器的模块、分/小时设定模块及输出显示模块等组成。秒计数器模块的进位输出为分计数器模块的进位输入，分计数器模块的进位输出为小时计数器模块的进位输入。其中秒计数器模块中应有分钟的设定，分计数器模块中应有小时的设定。
内容
设计一个计数时钟，使其具有24小时计数功能。通过“多功能复用按键F1-F12”信号接线组“F1_12(T)”的F9~F12的任意引线插孔可设置小时和分钟的值，并具有整点报时的功能。
电路原理图
模块说明：计数时钟由60秒计数器模块XSECOND、60分计数器模块XMINUTE、24小时计数器模块XHOUR等六个模块构成。秒计数器模块的进位输出为分计数器模块的进位输入，分计数器模块中有小时的设定。通过SW1、SW2、SW3、SW4可设定小时和分钟的值，并具有整点报时的功能。
输入信号：SETMIN为分钟设置信号；SETHOUR为小时设置信号；RESET为全局复位信号；CLK为全局时钟信号；CKDSP为数码管动态扫描信号。
输出信号：SPEAK为蜂鸣器报时信号；LAMP[2..0]为指示灯信号；A~G为数码管七个段位信号；SS[2..0]为数码管段位译码控制信号。
说明与电路连线
指示灯信号LAMP2~LAMP0为独立扩展下载板上CPLD器件的第11、10、9脚，内部已连接并已锁定，无需外接连线。
蜂鸣器报时信号SPEAK为独立扩展下载板CPLD器件的第31脚，内部已连接并已锁定，无需外接连线。
拨码开关SW1~SW7内部已连接并已锁定，无需外接连线。
数码管七个段位信号A~G为独立扩展下载板上CPLD器件的第86、87、88、89、90、92、93脚，应接数码管段位引线接线组KPL_AH，从左到右依次对应的A、B、C、D、E、F、G引线插孔。
数码管段位译码控制信号SS0、SS1、SS2为独立扩展下载板上CPLD器件的第68、69、70脚，为数码管的位选扫描信号，分别接信号接线组DS1-8A（T）的SS0、SS1、SS2引线插孔（即在电源引线插孔组GND孔处）。
复位信号RESET为独立扩展下载板上CPLD器件的第71脚，应接“多功能复用按键F1-F12”信号接线组“F1_12(T)”的F9~F12的任意一个插孔。
小时设置信号SETHOUR为独立扩展下载板CPLD器件的第73脚，应接“多功能复用按键F1-F12”信号接线组“F1_12(T)”的F9~F12的任意一个插孔。
分钟设置信号SETMIN为独立扩展下载板上CPLD器件的第74脚，应接“多功能复用按键F1-F12”信号接线组“F1_12(T)”的F9~F12的任意一个插孔。
时钟信号CLK为独立扩展下载板上CPLD器件的183脚（即GCLK2），应接时钟信号接线组“CLOCK（T）”的“FRQ（21）”引线插孔。
数码管动态扫描信号CKDSP为独立扩展下载板上CPLD器件的79脚（即GCLK1），应接时钟信号接线组“CLOCK（T）”的“FRQ（11）”引线插孔。
参考源程序
library IEEE;
use IEEE.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity xsecond is
port (
clk: in STD_LOGIC;
clkset: in STD_LOGIC;
setmin: in STD_LOGIC;
reset: in STD_LOGIC;
secout: out STD_LOGIC_VECTOR (6 downto 0);
enmin: out STD_LOGIC
);
end xsecond;
architecture xsecond_arch of xsecond is
signal sec : std_logic_vector(6 downto 0);
signal emin : std_logic;
signal sec1 : std_logic;
begin
-- <<enter your statements here>>
process(reset,sec,emin,setmin,clkset)
begin
if reset='0' then
enmin<='0';
secout<="0000000";
sec1<='1';
else
sec1<='0';
secout<=sec;
if clkset='1' and clkset'event then
if setmin='0' then
enmin<='1';
else
enmin<=emin;
end if;
end if;
end if;
end process;
process(clk,sec1)
alias lcount : std_logic_vector(3 downto 0) is sec(3 downto 0);
alias hcount : std_logic_vector(2 downto 0) is sec(6 downto 4);
begin
if sec1='1' then
sec<="0000000";
else
if (clk='1' and clk'event) then
if lcount=9 then
lcount<="0000";
if hcount/=5 then
hcount<=hcount+1;
emin<='0';
else
hcount<="000";
emin<='1';
end if;
else
lcount<=lcount+1;
emin<='0';
end if;
end if;
end if;
end process;
end xsecond_arch;

library IEEE;
use IEEE.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity xminute is
port (
clkmin: in STD_LOGIC;
reset: in STD_LOGIC;
sethour: in STD_LOGIC;
clk: in STD_LOGIC;
minout: out STD_LOGIC_VECTOR (6 downto 0);
enhour: out STD_LOGIC
);
end xminute;
architecture xminute_arch of xminute is
signal min : std_logic_vector(6 downto 0);
signal ehour : std_logic;
signal min1 : std_logic;
begin
-- <<enter your statements here>>
process(reset,clk,sethour,min,ehour)
begin
if reset='0' then
enhour<='0';
minout<="0000000";
min1<='0';
else
min1<='1';
minout<=min;
if clk='1' and clk'event then
if sethour='0' then
enhour<='1';
else
enhour<=ehour;
end if;
end if;
end if;
end process;
process(clkmin,min1)
alias lcountm : std_logic_vector(3 downto 0) is min(3 downto 0);
alias hcountm : std_logic_vector(2 downto 0) is min(6 downto 4);
begin
if min1='0' then
min<="0000000";
else
if (clkmin='1' and clkmin'event) then
if lcountm=9 then
lcountm<="0000";
if hcountm/=5 then
hcountm<=hcountm+1;
ehour<='0';
else
hcountm<="000";
ehour<='1';
end if;
else
lcountm<=lcountm+1;
ehour<='0';
end if;
end if;
end if;
end process;
end xminute_arch;

library IEEE;
use IEEE.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity xhour is
port (
clkhour: in STD_LOGIC;
reset: in STD_LOGIC;
hourout: out STD_LOGIC_VECTOR (5 downto 0)
);
end xhour;
architecture xhour_arch of xhour is
signal hour : std_logic_vector(5 downto 0);
begin
-- <<enter your statements here>>
process(reset,clkhour,hour)
alias lcount : std_logic_vector(3 downto 0) is hour(3 downto 0);
alias hcount : std_logic_vector(1 downto 0) is hour(5 downto 4);
begin
if reset='0' then
hourout<="000000";
hour<="000000";
else
if (clkhour='1' and clkhour'event) then
if lcount=9 then
lcount<="0000";
hcount<=hcount+1;
else
if hour="100011" then
hour<="000000";
else
lcount<=lcount+1;
end if;
end if;
end if;
hourout<=hour;
end if;
end process;
end xhour_arch;

library IEEE;
use IEEE.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity xalert is
port (
clk: in STD_LOGIC;
d_in: in STD_LOGIC_VECTOR (6 downto 0);
speak: out STD_LOGIC;
d_out: out STD_LOGIC_VECTOR (2 downto 0)
);
end xalert;
architecture xalert_arch of xalert is
type state is (s1,s2,s3,s4);
signal next_state,current_state : state;
begin
-- <<enter your statements here>>
process(clk,current_state,d_in)
begin
if d_in/="0000000" then
speak<='0';
next_state<=s1;
current_state<=s1;
d_out<="000";
else
if clk='1' and clk'event then
speak<='1';
current_state<=next_state;
end if;
case current_state is
when s1 =>
d_out<="000";
next_state<=s2;
when s2 =>
d_out<="001";
next_state<=s3;
when s3 =>
d_out<="010";
next_state<=s4;
when s4 =>
d_out<="100";
next_state<=s1;
when others =>
d_out<="000";
null;
end case;
end if;
end process;
end xalert_arch;

library IEEE;
use IEEE.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity xsettime is
port (
hour: in STD_LOGIC_VECTOR (5 downto 0);
min: in STD_LOGIC_VECTOR (6 downto 0);
sec: in STD_LOGIC_VECTOR (6 downto 0);
reset: in STD_LOGIC;
clk: in STD_LOGIC;
sel: out STD_LOGIC_VECTOR (2 downto 0);
d_out: out STD_LOGIC_VECTOR (3 downto 0)
);
end xsettime;
architecture xsettime_arch of xsettime is
signal sel1 : std_logic_vector(2 downto 0);
begin
-- <<enter your statements here>>
process(clk,reset,sel1,hour,min,sec)
begin
if reset='0' then
sel<="000";
d_out<="0000";
sel1<="000";
else
if (clk='1' and clk'event) then
if sel1<5 then
sel1<=sel1+1;
else
sel1<="000";
end if;
end if;
sel<=sel1;
case sel1 is
when "000" =>
d_out(3)<='0';
d_out(2)<='0';
d_out(1)<=hour(5);
d_out(0)<=hour(4);
when "001" =>
d_out<=hour(3 downto 0);
when "010" =>
d_out(3)<='0';
d_out(2)<=min(6);
d_out(1)<=min(5);
d_out(0)<=min(4);
when "011" =>
d_out<=min(3 downto 0);
when "100" =>
d_out(3)<='0';
d_out(2)<=sec(6);
d_out(1)<=sec(5);
d_out(0)<=sec(4);
when "101" =>
d_out<=sec(3 downto 0);
when others =>
null;
end case;
end if;
end process;
end xsettime_arch;

library IEEE;
use IEEE.std_logic_1164.all;
entity xdeled is
port (
d_in: in STD_LOGIC_VECTOR (3 downto 0);
a: out STD_LOGIC;
b: out STD_LOGIC;
c: out STD_LOGIC;
d: out STD_LOGIC;
e: out STD_LOGIC;
f: out STD_LOGIC;
g: out STD_LOGIC
);
end xdeled;
才五分啊，太少了吧
哥刚的

❻ 设计多功能数字钟

这个课程设计的题目比较简单，有时间我可以帮你写写程序。

❼ 急求EDA数字钟设计程序，我有原理图

功 能: 数码管显示的电子钟
;------------------------------------------------------------------------------
ORG 0000H
AJMP START

ORG 000BH
AJMP TIME

ORG 0100H
START: MOV 30H, #00H ;半秒标志
MOV 31H, #00H ;状态标志,0FFH表示设置状态
MOV 32H, #00H ;闪烁显示控制,位为0对应的数码管
;在调时状态下时闪烁
MOV 20H, #00H ;1/20秒计数
MOV 21H, #00H ;秒计数
MOV 22H, #00H ;分计数
MOV 23H, #00H ;时计数

MOV IP, #02H ;IP,IE初始化
MOV IE, #82H
MOV TMOD, #01H ;设定定时器工作方式
MOV TL0, #0B0H ;定时器初值
MOV TH0, #3CH
SETB TR0 ;启动定时器0
MOV SP, #40H ;重设堆栈指针

MAIN: LCALL DISP ;调用显示子程序
LCALL KEYPR ;调用按键处理子程序
SJMP MAIN ;循环

;定时器0中断处理程序
TIME: PUSH ACC ;保护现场
PUSH PSW
MOV TL0, #0B4H ;赋定时初值
MOV TH0, #03CH
INC 20H ;1/20秒计数器加1
MOV A, 20H
CJNE A, #10, IRET ;未到半秒,返回
MOV 20H, #00H
MOV A, 30H ;修改半秒标志
CPL A
MOV 30H, A
JZ IRET
MOV A, 31H ;状态标志,为0FFH停止计时
JNZ IRET
MOV 20H, #00H ;一秒钟时间到
MOV A, 21H ;秒加1
INC A
MOV 21H, A
CJNE A, #60, IRET
MOV 21H, #00H ;一分钟时间到
MOV A, 22H ;分加1
INC A
MOV 22H, A
CJNE A, #60, IRET
MOV 22H, #00H ;一小时时间到
MOV A, 23H ;小时加1
INC A
MOV 23H, A
CJNE A, #24, IRET
MOV 23H, #00H ;24小时到,小时清零
IRET: POP PSW ;恢复现场
POP ACC
RETI ;中断返回

;显示子程序 ;显示缓冲区2AH - 2FH
DISP: MOV A, 21H ;处理秒 21H-->2FH,2EH
MOV B, #10
DIV AB
MOV 2FH, B
MOV 2EH, A
MOV A, 22H ;处理分钟22H-->2CH,2DH
MOV B, #10
DIV AB
MOV 2DH, B
MOV 2CH, A
MOV A, 23H ;处理小时23H-->2AH,2BH
MOV B, #10
DIV AB
MOV 2BH, B
MOV 2AH, A

MOV DPTR, #DISPTAB ;段码表首地址
MOV R0, #2AH ;缓冲区首地址
MOV R6, #20H ;数码管位选择
DISP1: MOV A, @R0
MOVC A, @A+DPTR
MOV P2, #00H
MOV B, A
MOV A, 30H ;半秒标志
JNZ VIS1 ;半秒标志不为0,处理闪烁
MOV A, B
JMP VIS3 ;半秒标志为0,不处理闪烁
VIS1: MOV A, B
MOV B, A
MOV A, R6
ANL A, 32H
JNZ VIS2 ;当前位不闪烁
MOV A, #00H ;当前位闪烁
JMP VIS3
VIS2: MOV A, B
VIS3: MOV B, A
MOV A, R6
ANL A, #14H ;处理点的位置,点用来分隔时,分,秒
JNZ D1 ;显示点
MOV A, B
JMP D2 ;不显示点
D1: MOV A, B
ORL A, #80H ;显示点
D2: MOV P0, A
MOV P2, R6
CALL DELAY ;延时
DISP2: INC R0
MOV A, R6
RRC A
MOV R6, A
JNZ DISP1 ;R6不为0,继续显示
MOV P2, #00H
RET

;按键判断程序
KEYPR: SETB P3.5 ;检测S31
JB P3.5, EXITKEY
LCALL DISP
JB P3.5, EXITKEY
MOV 21H, #00H ;进入设定状态
MOV 31H, #0FFH
MOV 32H, #33H
KW1: LCALL DISP
JNB P3.5, KW1
SETMIN: LCALL DISP
SETB P3.5
JB P3.5, SETMIN1
LCALL DISP
JB P3.5, SETMIN1
KW2: LCALL DISP
JNB P3.5, KW2
JMP SETHR ;进入小时设定状态
SETMIN1:SETB P3.6 ;设定分钟
JB P3.6, SETMIN
LCALL DISP
JB P3.6, SETMIN
KW3: LCALL DISP
JNB P3.6, KW3
MOV A, 22H
INC A
CJNE A, #60, INCMIN
MOV A, #00H
INCMIN: MOV 22H, A
JMP SETMIN
SETHR: MOV 32H, #0FH
LCALL DISP
SETB P3.5
JB P3.5, SETHR1
LCALL DISP
JB P3.5, SETHR1
KW4: LCALL DISP
JNB P3.5, KW4
JMP EXITKEY ;退出设定状态
SETHR1: SETB P3.6 ;设定小时
JB P3.6, SETHR
LCALL DISP
JB P3.6, SETHR
KW5: LCALL DISP
JNB P3.6, KW5
MOV A, 23H
INC A
CJNE A, #24, INCHR
MOV A, #00H
INCHR: MOV 23H, A
JMP SETHR
EXITKEY:MOV 31H, #00H
MOV 32H, #3FH
RET

DELAY: MOV R7, #0FFH
DJNZ R7, $
RET

;共阴数码管显示代码,最低位对应段a
;0,1,2,3,4,5,6,7,8,9
DISPTAB:DB 3FH, 06H, 5BH, 4FH, 66H
DB 6DH, 7DH, 07H, 7FH, 6FH

END

❽ 单片机课程设计 设计制作一个24小时制多功能数字钟

#include <avr/io.h>
#include <avr/interrupt.h>
#include <util/delay.h>#define INT8U unsigned char
#define INT16U unsigned int
#define k1() ((PIND & (1<<PD0))==0x00)
#define k2() ((PIND & (1<<PD1))==0x00)
#define k3() ((PIND & (1<<PD2))==0x00)
#define k4() ((PIND & (1<<PD3))==0x00)
#define k5() ((PIND & (1<<PD4))==0x00)
#define k6() ((PIND & (1<<PD5))==0x00)
#define k7() ((PIND & (1<<PD6))==0x00)
#define k8() ((PIND & (1<<PD7))==0x00)const INT8U seg[]={0x3F,0x06,0x5B,0x4F,0x66,0x6D,0x7D,0x07,0x7F,0x6F,0x00};
INT8U seg11[]={0,0,0x40,0,0,0x40,0,0};
INT8U ja;
INT8U key=0xff;
INT8U h,m,s,y,m1,d;
void hour1()
{
if (++h>23) {h=0;day();}
seg11[0]=seg[h/10];
seg11[1]=seg[h%10];
} void minute1()
{
if (++m>59)
{m=0;<br> hour1();<br> }
seg11[3]=seg[m/10];
seg11[4]=seg[m%10];
} void second1() {
if (++s>59)
{ s=0;
minute1();
}
seg11[6]=seg[s/10];
seg11[7]=seg[s%10];
}
void year()
{if (++y>99) y=0;<br> <br> <br> seg11[0]=seg[y/10];<br> seg11[1]=seg[y%10];<br> } void month1()
{
if (++m1>12)
{m=10;<br> year();<br> }
seg11[3]=seg[m1/10];
seg11[4]=seg[m1%10];
} void day() {
if (++d>30)
{ d=0;
month1();
}
seg11[6]=seg[d/10];
seg11[7]=seg[d%10];
} //时间函数
void time()
{
seg11[0]=seg[h/10];
seg11[1]=seg[h%10];
seg11[3]=seg[m/10];
seg11[4]=seg[m%10];
seg11[6]=seg[s/10];
seg11[7]=seg[s%10];
PORTA=0x00;
PORTA=seg11[ja]; PORTB=~(1<<ja);
ja=(ja+1)&0x07;
_delay_ms(5); }
//日期
void date()
{ seg11[0]=seg[y/10];
seg11[1]=seg[y%10];
seg11[3]=seg[m1/10];
seg11[4]=seg[m1%10];
seg11[6]=seg[d/10];
seg11[7]=seg[d%10];
seg11[2]=seg11[5]=0x00;
PORTA=0x00;
PORTA=seg11[ja];
PORTB=~(1<<ja);
ja=(ja+1)&0x07;
_delay_ms(3);
}
int main()
{ INT8U ja=0;
DDRA=0xff; PORTA=0xff;
DDRB=0xff; PORTB=0xff;
DDRD=0x00; PORTD=0xff;PIND=0x00;

MCUCR=0X0A;//MCU 控制寄存器－ MCUCR
GICR=0XC0; //通用中断控制寄存器－ GICR ASSR=0x08;
TCCR2=0x04;
TCNT2=0;
TIMSK=_BV(TOIE2)|_BV(TOIE0); d=y=m1=06;
h=m=s=12;
sei();
while(1)
{ time();

// if(k1())
// { while(k1()); hour1(); }

// if(k7())
//{ while(k7());
//

// while(2)//日期循环
// {

// date();
// if(k7())
// {while(k7());break;} // }
// }
}}
ISR(TIMER2_OVF_vect) {
if( seg11[2]==0x40)
{
seg11[2]=seg11[5]=0x00;
}

else
{ seg11[2]=seg11[5]=0x40;
second1();
}
}

ISR(INT1_vect)
{ switch (PIND)
{ case 0b10000111 : minute1();break;

case 0b10010111 : hour1();break;
case 0b10100111 : second1();break;

} }

❾ EDA课程设计——《数字钟》体会怎么写啊

课程设计感悟
通过这次设计，既复习了以前所学的知识，也进一步加深了对EDA的了解，让我对它有了更加浓厚的兴趣。特别是当每一个子模块编写调试成功时，心里特别的开心。但是在画顶层原理图时，遇到了不少问题，最大的问题就是根本没有把各个模块的VHD文件以及生成的器件都全部放在顶层文件的文件夹内，还有就是程序设计的时候考虑的不够全面，没有联系着各个模式以及实验板的情况来编写程序，以至于多考虑编写了译码电路而浪费了很多时间。在波形仿真时，也遇到了一点困难,想要的结果不能在波形上得到正确的显示:在分频模块中，设定输入的时钟信号后，却只有二分频的结果，其余三个分频始终没反应。后来，在数十次的调试和老师的指点之后，才发现是因为规定的信号量范围太大且信号的初始值随机，从而不能得到所要的结果。还有的仿真图根本就不出波形，怎么调节都不管用，后来才知道原来是路径不正确，路径中不可以有汉字。真是细节决定成败啊！
总的来说，这次设计的数字钟还是比较成功的，有点小小的成就感，终于觉得平时所学的知识有了实用的价值，达到了理论与实际相结合的目的，不仅学到了不少知识，而且锻炼了自己的能力，使自己对以后的路有了更加清楚的认识，同时，对未来有了更多的信心。