fpga课程设计跑马灯
A. 怎样用vhdl语言写以个跑马灯的程序
求是科技.VHDL应用复开发技制术与工程实践.北京：人民邮电出版社，2005, 1
赵鑫.VHDL与数字电路设计.北京：机械工业出版社，2005，4
陈耀和.VHDL语言设计技术.北京：电子工业出版社，2004，3
刘瑞新.VHDL语言与FPGA设计.北京：机械工业出版社，2004，4
这几本书里好象有,我以前找资料的时候好象遇到过,你查查看吧
B. Fpga跑马灯 Vhdl语言设计
求是科技.VHDL应用开发技术与工程实践.北京：人民邮电出版社，2005, 1
赵鑫.VHDL与数字电内路设计.北京：机械工业出版容社，2005，4
陈耀和.VHDL语言设计技术.北京：电子工业出版社，2004，3
刘瑞新.VHDL语言与FPGA设计.北京：机械工业出版社，2004，4
这几本书里好象有,我以前找资料的时候好象遇到过,你查查看吧
C. 大神，能不能帮我写个FPGA跑马灯的程序啊用VHDL语言，我真的很苦恼啊。
你说VERILOG我还可以帮你，VHDL用的越来越少了
D. 单片机跑马灯课程设计从开始到结尾到底该怎么做！！！！！急
去网上找资料 ... 其中包括原理图,源代码
按照原理图做好硬件电路,编译好源程序下载到单片机 ...结束!
E. VHDL跑马灯程序
这个问题是初学者肯定犯的错误，我刚学的时候也经常犯这个错误，这个问题是：内xinhao5不能解决多个容驱动,process语句是并行的，不能在多个process语句中同时对xinhao5赋值。你可以这样理解，process是并行的语句，它们有可能同时触发，假设多个包含对xinhao5赋值（一个以上）的process被触发了，那你说这时哪个process的赋值是有效的呢？所以，所以对xihao5的赋值只能出现在一个process里面
F. fpga开发板 跑马灯程序运转正常，但是其他灯全亮。
管脚分配的tcl文件中加入以下语句，然后将未使用的管脚分配删除，只分配用到的管版脚：
#先删除所有管脚分配权
remove_all_instance_assignments -name *
#对于不使用的管脚处理--输入三态
set_global_assignment -name RESERVE_ALL_UNUSED_PINS "AS INPUT TRI-STATED"
G. 利用FPGA软核CPU来设计跑马灯
你用的什么软件，软件中应该的现成的例子，跑马灯这种应该也有的
H. 求vhdl语言编写的跑马灯的程序
到底是用VHDL还是Verilog HDL
I. FPGA 跑马灯设计
给你写个大概吧：
第一步：按键控制state从0到之间循环接环：
if key = 1
case s is
when s0: s=s1; out = 0x01;
when s1: s=s2: out = 0x80;
when s2: s=s3; out = 0x81;
when s3: s=s0; out = 0x18;
end case;
end key;
第二步：各个子状态内部，灯的切换：
if clk is raising_edge then
case s is
when s = s0; out = out 向右循环位移1位
when s = s1; out = out 向左循环位移1位
when s= s2;
if out = ox81; out = 0x42;
if out = ox42; out = 0x24;
if out = ox24; out = 0x18;
if out = ox18; out = 0x81;
when s= s3;
if out = ox81; out = 0x18;
if out = ox42; out = 0x81;
if out = ox24; out = 0x42;
if out = ox18; out = 0x24;
end case
end if;
第三步，在上面两个进程里添加rst控制
思路就是这样的，看你的造化了
J. 求verilog跑马灯课程设计
mole led(clk,rst,led_out);
input clk,rst;
output [4:0]led_out;
reg [30:0]cnt;
reg clk_0;
reg [4:0]led_out;
reg state;
always @ (posedge clk_0 or negedge rst)
if (!)
begin
state <= 0;
led_out <= 5'b11111;
end
else
case (state)
0:begin
led_out <= 5'b11110;
state <= 1;
end
1:begin
led_out <= {led_out[0],led_out[4:1]};
state <= 1;
end
endcase
always @ (posedge clk or negedge rst) //分频，在板子上可以看清
if (!rst)
cnt <= 0;
else
if (cnt <= 499998)
cnt <= cnt+1;
else
if (cnt == 499999)
cnt <= 0;
always @ (posedge clk or negedge rst)
if (!rst)
clk_0 <= 0;
else
if (cnt == 49999)
clk_0 <= ~clk_0;
endmole