eda课程设计洗衣机

A. eda设计具有数字显示的洗衣机时控电路

这个不难，主要是线路板的设计以及元器件的设计，需要的话找我

B. 你那份eda课程设计，就是洗衣机程序。最后是如何生成顶层文件的求帮助！！！

这个 貌似EDA技术后面书上有的？洗衣机程序……

C. eda 洗衣机控制器程序

这个程序没有什么错误的，，你调试下

D. EDA课程设计，用VHDL编程做出租车计费器

课程设计内容与要求
1，用开关按键表示脉冲，每个脉冲代表100米，10个脉冲1公里，每公里1.4元，能同步显示里程和费用；
2，低于2公里5元计费，高于2公里总费用=起步费用+（里程-2公里）*里程单价+
等候时间*等后单价；
3，等候时间大于2分钟，按每分钟1.3元计费；
4，可以设定起步价和里程单价。
一、设计原理与技术方法：
包括：电路工作原理分析与原理图、元器件选择与参数计算、电路调试方法与结果说明；
软件设计说明书与流程图、软件源程序代码、软件调试方法与运行结果说明。
根据设计要求，系统的输入信号clk，计价开始信号start，等待信号stop，里程脉冲信号fin。系统的输出信号有：总费用数C0—c3，行驶距离k0—k1，等待时间m0—m1等。系统有两个脉冲输入信号clk_750k,fin,其中clk_750k将根据设计要求分频成14hz，15hz和1hz分别作为公里计费和超时计费的脉冲。两个控制输入开关start，stop；控制过程为：start作为计费开始的开关，当start为高电平时，系统开始根据输入的情况计费。当有乘客上车并开始行驶时，fin脉冲到来，进行行驶计费，此时的stop需要置为0；如需停车等待，就把stop变为高电平，
并去除fin输入脉冲，进行等待计费；当乘客下车且不等待时，直接将start置为0，系统停止工作；价格开始归为起步价5.0元。
整个设计由分频模块，计量模块，计费模块，控制模块和显示模块五个部分组成。
其中计量模块是整个系统实现里程计数和时间计数的重要部分；控制模块是实现不同计费方式的选择部分，根据所设计的使能端选择是根据里程计费还是根据等待时间计费，同时设计通过分频模块产生不同频率的脉冲信号来实现系统的计费。计量模块采用1hz的驱动信号，计费模块采用14hz，13hz的驱动信号；计量模块每计数一次，计量模块就实现14次或者13次计数，即为实现计时的1.3元/min，计程时的1.4元/km的收费。组成框图如下所示：

1.百进制模块：
实现百米脉冲的驱动信号，元件框图如图3所示：

图3 百进制模块框图
源程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity jin is
port(start,clk2: in std_logic; --秒脉冲
a: out std_logic_vector(3 downto 0));
end jin;
architecture rt1 of jin is
signal count_1:std_logic_vector(3 downto 0);
begin
a<=count_1;
process(start,clk2)
begin
if(start='0')then
count_1<="0000";
elsif(clk2'event and clk2='1')then
if(count_1="0111")then
count_1<="0000";
else
count_1<=count_1+'1';
end if;
end if;
end process;
end rt1

2.计费模块
; 实现里程和等候时间的计费并输出到显示，元件框图4如下：

图4 计费模块框图

源程序如下：
Library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;
entity jifei is
port(clk2:in std_logic; --计费驱动信号
start:in std_logic; --计费开始信号
c0,c1,c2,c3:buffer std_logic_vector(3 downto 0));
end jifei;
architecture rt1 of jifei is
begin
process(clk2,start)
begin
if start='0'then c3<="0000";c2<="0000";c1<="0101";c0<="0000"; --起步价5元
elsif clk2'event and clk2='1'then
if c0="1001" then c0<="0000";
if c1="1001" then c1<="0000";
if c2="1001" then c2<="0000";
if c3="1001" then c3<="0000";
else c3<=c3+1;
end if;
else c2<=c2+1;
end if;
else c1<=c1+1;
end if;
else c0<=c0+1;
end if;
end if;
end process;
end rt1;

3.公里模块
实现历程的计数和输出计费脉冲，元件框图5如下：

图5 公里模块框图
源程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity gongli is
port(clk1,start: in std_logic; --百米脉冲
k1,k2,k3,k4: out std_logic_vector(3 downto 0); --里程显示
temp2 : out std_logic);
end gongli;

architecture rt1 of gongli is
signal count_1: std_logic_vector(3 downto 0);
signal count_2: std_logic_vector(3 downto 0);
signal count_3: std_logic_vector(3 downto 0);
signal count_4: std_logic_vector(3 downto 0);
begin
k1<=count_1;
k2<=count_2;
k3<=count_3;
k4<=count_4;
process(start,clk1)
begin
if(start='0')then
count_1<="0000";
count_2<="0000";
count_3<="0000";
count_4<="0000"; ---公里清零
elsif(clk1'event and clk1='1')then
if(count_1="1001")then --公里计数器
count_1<="0000";count_2<=count_2+1;temp2<='1';
if(count_2="1001")then
count_2<="0000";count_3<=count_3+'1';
if(count_3="1001")then
count_3<="0000";count_4<=count_4+'1';
end if;
end if;
else
count_1<=count_1+'1';temp2<='0';
end if;
end if;
end process;
end rt1;

4.输出模块
实现所有数据的输出，元件框图6如下：

图6 输出模块框图
源程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity shuchu is
port(y: in std_logic_vector(3 downto 0);
e: out std_logic_vector(6 downto 0));
end shuchu;

architecture rt1of shuchu is
begin
process
begin
case y is
when"0000"=>e<="0111111";
when"0001"=>e<="0000110";
when"0010"=>e<="1011011";
when"0011"=>e<="1001111";
when"0100"=>e<="1100110";
when"0101"=>e<="1101101";
when"0110"=>e<="1111101";
when"0111"=>e<="0000111";
when"1000"=>e<="1111111";
when"1001"=>e<="1100111";
when others=>e<="0000000";
end case;
end process;
end rt1;

5.显示模块
实现所有数据的显示，元件框图7如下：

图7 显示模块框图
源程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity xianshi is
port(start: in std_logic;
a:in std_logic_vector(3 downto 0); --选择信号
c1,c2,c3,c4,out1,out2,out3,out4:in std_logic_vector(3 downto 0); --里程显示,时间显示输入
y:out std_logic_vector(3 downto 0)); --里程显示,时间显示输出
end xianshi;
architecture rt1 of xianshi is
begin
process
begin
if(start='0')then
y<="0000";
else case a is
when "0000"=> y<=c1 ;
when "0001"=> y<=c2 ;
when "0010"=> y<=c3 ;
when "0011"=> y<=c4 ;
when "0100"=> y<=out1 ;
when "0101"=> y<=out2;
when "0110"=> y<=out3 ;
when "0111"=> y<=out4;
when others =>y<= "0000";
end case;
end if;
end process;
end rt1;

6.dian模块

图8 dian模块框图
源程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity dian is
port(a: in std_logic_vector(3 downto 0);
e: out std_logic);
end dian;
architecture rt1 of dian is
begin
process
begin
case a is
when "0001"=>e<='1';
when "0101"=>e<='1';
when others=>e<='0';
end case;
end process;
end rt1;

三、中各个模块设计分析
系统总体顶层框图如下：

系统总体顶层框图

程序最终功能实现波形仿真

1. 分频模块
由于实验箱上没有14hz和13hz的整数倍时钟信号，因此采用频率较大的750khz进行分频，以近似得到14hz，13hz和1hz的时钟频率。通过以上三种不同频率的脉冲信号实行出租车行驶，等待两种情况下的不同计费。模块元件如下：

分频模块框图
源程序如下：
Library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;
entity fenpin is
port(clk_750k:in std_logic; --系统时钟
clk_14:buffer std_logic; --14分频
clk_13:buffer std_logic; --13分频
clk_1 : buffer std_logic); --1分频
end fenpin ;
architecture rt1 of fenpin is
signal q_14:integer range 0 to 53570; --定义中间信号量
signal q_13:integer range 0 to 57691;
signal q_1:integer range 0 to 749999;
begin
process(clk_750k)
begin
If(clk_750k' event and clk_750k='1')then
If q_14=53570 then q_14<=0;clk_14<=not clk_14;
else q_14<=q_14+1;
end if; --得14hz频率信号
If q_13=57691 then q_13<=0;clk_13<=not clk_13;
else q_13<=q_13+1;
end if; --得13hz频率信号
If q_1=749999 then q_1<=0;clk_1<=not clk_1;
else q_1<=q_1+1;
end if; --得1hz频率信号
end if;
end process;
end rt1；

2. 计量模块
计量模块主要完成计时和计程功能。
计时部分：计算乘客的等待累积时间，当等待时间大于2min时，本模块中en1使能信号变为1；当clk1每来一个上升沿，计时器就自增1，计时器的量程为59min，满量程后自动归零。
计程部分：计算乘客所行驶的公里数，当行驶里程大于2km时，本模块中en0使能信号变为1；当clk每来一个上升沿，计程器就自增1，计程器的量程为99km，满量程后自动归零。
元件框图为：

计量模块框图

计量模块仿真波形为：

源程序如下：

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity jiliang is
port(start:in std_logic; --计费开始信号
fin:in std_logic; --里程脉冲信号
stop:in std_logic; --行驶中途等待信号
clk1:in std_logic; --驱动脉冲
en1,en0:buffer std_logic; --计费单价使能信号
k1,k0:buffer std_logic_vector(3 downto 0); --行驶公里计数
m1,m0:buffer std_logic_vector(3 downto 0)); --等待时间计数
end jiliang;
architecture rt2 of jiliang is
signal w:integer range 0 to 59; --计时范围0~59
begin
process(clk1)
begin
if(clk1'event and clk1='1')then
if start='0' then
w<=0;en1<='0';en0<='0';m1<="0000";
m0<="0000";k1<="0000";k0<="0000";
elsif stop='1' then --计时开始信号
if w=59 then
w<=0;
else w<=w+1;
end if;
if m0="1001" then
m0<="0000";
if m1="0101" then
m1<="0000";
else m1<=m1+1;
end if;
else m0<=m0+1;
end if;
if stop='1' then en0<='0';
if m1&m0>"00000001" then en1<='1'; --若等待时间大于2min则en1置1
else en1<='0';
end if;
end if;
elsif fin='1' then --里程计数开始
if k0="1001" then k0<="0000";
if k1="1001" then k1<="0000"; --计程范围0~99
else k1<=k1+1;
end if;
else k0<=k0+1;
end if;
if stop='0' then
en1<='0';
if k1&k0>"00000001" then
en0<='1'; --若行使里程大于2km，则en0置1
else en0<='0';
end if;
end if;
end if;
end if;
end process;
end rt2;

3. 控制模块
本模块主要是通过计量模块产生的两个不同的输入使能信号en0，en1，对每个分频模块输出的14hz，13hz的脉冲进行选择输出的过程；本模块实现了双脉冲的二选一；最终目的为了计费模块中对行驶过程中不同的时段进行计价。
模块元件如下：

控制模块框图
控制模块仿真波形为：

源程序如下：
Library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;
entity kong is
port(en0,en1:in std_logic; --使能选择信号
clk_in1:in std_logic; --14分频输入信号
clk_in2:in std_logic; --13分频输入信号
clk_out:out std_logic); --输出信号
end kong;
architecture rt3 of kong is
begin
process(en0,en1)
begin
if en0='1' then --实现二选一功能
clk_out<=clk_in1;
elsif en1='1' then
clk_out<=clk_in2;
end if;
end process;
end rt3;

4.计费模块
当计费信号start一直处于高电平即计费状态时，本模块根据控制模块选择出的信号从而对不同的单价时段进行计费。即行程在2km内，而且等待累计时间小于2min则为起步价5元；2km外以每公里1.4.元计费，等待累积时间超过2min则按每分钟1.3元计费。c0，c1，c2，c3分别表示费用的显示。
模块元件为：

计费模块框图

计费模块仿真波形为：

源程序如下：

Library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;
entity jifei is
port(clk2:in std_logic; --计费驱动信号
start:in std_logic; --计费开始信号
c0,c1,c2,c3:buffer std_logic_vector(3 downto 0));
end jifei;
architecture rt4 of jifei is
begin
process(clk2,start)
begin
if start='0'then c3<="0000";c2<="0000";c1<="0101";c0<="0000"; --起步价5元
elsif clk2'event and clk2='1'then
if c0="1001" then c0<="0000";
if c1="1001" then c1<="0000";
if c2="1001" then c2<="0000";
if c3="1001" then c3<="0000"; --计价范围0~999.9
else c3<=c3+1;
end if;
else c2<=c2+1;
end if;
else c1<=c1+1;
end if;
else c0<=c0+1;
end if;
end if;
end process;
end rt4;

5.显示模块
显示模块完成计价，计时和计程数据显示。计费数据送入显示模块进行译码，最后送至以百元，十元，元，角为单位对应的数码管上显示。计时数据送入显示模块进行译码，最后送至以分为单位对应的数码管上显示。计程数据送入显示模块进行译码，最后送至以km为单位的数码管上显示。
模块元件为：

显示模块框图
源程序如下：

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all; --定义库包

entity xianshi is --定义实体
port(
clk_scan:in std_logic; --扫描时钟信号端口设置
c3,c2,c1,c0:in std_logic_vector(3 downto 0); --总费用输入端口
k0,k1:in std_logic_vector(3 downto 0); --里程输入端口
m0,m1:in std_logic_vector(3 downto 0); --等待时间输入端口
sel:out std_logic_vector(2 downto 0); --控制数码管位选信号的扫描信号输出端口
led:out std_logic_vector(6 downto 0); --数码管的控制端口
led_dp:out std_logic --数码管的小数点输出端口
);
end xianshi;
architecture rt5 of xianshi is
signal an:std_logic_vector(6 downto 0); --数码显示管中间变量
signal shuju:std_logic_vector(3 downto 0); --选择输入端的中间变量
signal cnt:std_logic_vector(2 downto 0); --控制数码管的中间变量
signal xiaodian:std_logic; --小数点的中间变量
begin
process(clk_scan) --开始进程
begin
if clk_scan'event and clk_scan='1' then
cnt<=cnt+1; --每有一个扫描信号上升沿实现加1扫描
end if;
end process; --结束进程

process(cnt) --开始进程(选择扫描显示数码管)
begin
case cnt is --扫描时给每个数码管赋值
when "000"=>shuju<=c0;
when "001"=>shuju<=c1;
when "010"=>shuju<=c2;
when "011"=>shuju<=c3;
when "100"=>shuju<=k0;
when "101"=>shuju<=k1;
when "110"=>shuju<=m0;
when "111"=>shuju<=m1;
when others=> null;
end case;
if (cnt="001" or cnt="110")
then xiaodian<='1'; --在里程和总费用的个位处显示小数点
else xiaodian<='0';
end if;
end process; --结束进程

process(shuju) --开始进程(译码显示)
begin
case shuju is
when "0000"=>an<="0111111"; --0
when "0001"=>an<="0000110"; --1
when "0010"=>an<="1011011"; --2
when "0011"=>an<="1001111"; --3
when "0100"=>an<="1100110"; --4
when "0101"=>an<="1101101"; --5
when "0110"=>an<="1111101"; --6
when "0111"=>an<="0000111"; --7
when "1000"=>an<="1111111"; --8
when "1001"=>an<="1101111"; --9
when others=>null;
end case;
end process;
sel<=cnt;
led<=an;
led_dp<=xiaodian;
end rt5;
二、课程设计工作记录：
包括：设计步骤与时间安排、调试步骤与时间安排、课题完成结果说明
2.课题完成结果说明：
此计费器能实现起步价是5元；实现实验要求的1公里计费一次单价，行驶公里大于2km时每公里按1.4元计费并能显示里程和总共的费用。当行驶了6公里，等待了4分钟时，费用显示为15.8元。与计算公式总费用=起步费用+（里程-2公里）*里程单价+等候时间*等后单价；即15.8=5+（6-2）*1.4+4*1.3。实验结果与理论结果完全一致，实验设计成功。

E. 急求，EDA课程设计。

基于VHDL的多功能数字钟的设计
EDA课程设计
资料类别
课程(专业)
EDA
适用年级
大学版
文件格式

word+DLS
文件大小
1725K
上传时权间
2008-10-10
20:57:00
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内容简介：
EDA课程设计
基于VHDL的多功能数字钟的设计，共11页，6086字，附源程序。
摘要：介绍了利用VHDL硬件描述语言设计的多功能数字钟的思路和技巧。在MAX+PLUSII开发
环境中编译和仿真了所设计的程序，并在可编程逻辑器件上下栽验证。仿真和验证结果表明，该设计方法切实可行。
关键词：数字钟；硬件描述语言；VHDL；MAX+PLUSII。
相关说明：

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F. 乒乓球游戏机 eda设计 1) 用8个发光二极管表示球；用两个按钮分别表示甲乙两个球员的球拍

『数字电路』课程设计指导书

一、 教学目标
(一)课程性质
课程设计。
(二)课程目的
训练学生综合运用学过的数字电路的基本知识，设计比较复杂的数字电路的能力。

二、教学内容基本要求及学时分配
(一) 课程设计题目
题目见附录I，原则上每人一题。
(二) 设计内容
拿到题目后首先进行电路设计。然后在微机上进行原理图输入、编译和软件仿真，如满足设计要求，再进行下载和硬件实验。如硬件实验结果不满足要求，则修改设计，直到满足要求为止。
(三) 设计要求
(1) 按题目要求的逻辑功能进行设计，电路各个组成部分须有设计说明;
(2) 必须采用原理图输入法;
(3) 软件仿真完成后，必须经教师允许方可进行下载;
(四) 使用的硬件和软件
硬件为可编程逻辑器件EPMS;软件为MAX+PLUSII。见附录。

三、主要教学环节
(一)设计安排
1. 课程设计时间为两周，每人一台微机;
2. 第1、2天讲授设计需要的硬件和软件、设计的要求、布置设计题目;
3. 第3~8天学生进行设计;
4. 第9、10天教师验收，然后学生撰写和打印设计报告。
(二)指导与答疑
每天都有教师现场答疑，学生有疑难问题可找教师答疑。学时应充分发挥主观能动性，不应过分依赖教师。
(三)设计的考评
设计全部完成后，须经教师验收。验收时学生要讲述自己设计电路的原理、仿真情况，还要演示硬件实验结果。
教师根据学生设计全过程的表现和验收情况给出成绩。

四、课程设计报告的内容和要求
(一)课程设计报告的内容
按附录中给出 的报告模板进行编写，用A4纸打印，左侧装订。
(二)课程设计报告编写的基本要求
(1)按设计指导书中要求的格式书写，所有的内容一律打印;
(2)报告内容包括设计过程、软件仿真的结果及、硬件仿真结果及;
(3)要有整体电路原理图、各模块原理图;
(4) 软件仿真包括各个模块的仿真和整体电路的仿真，对仿真必须要有必要的说明;
(5) 硬件仿真要给出各个输入的具体波形和输出的测试结果。

附录I EDA课程设计参考题目

注:在以下设计中只可以用一个参考时钟
一、数码管显示控制器
要求:
1.能自动一次显示出数字 0、1、2、3、4、5、6、7、8、9(自然数列)，1、3、5、7、9(奇数列)， 0、2、4、6、8(偶数列)，0、1、2、3、4、5、6、7、0、1(音乐符序列);然后再从头循环;
2.打开电源自动复位，从自然数列开始显示。

二、乒乓球游戏机
要求:
1.用8个发光二极管表示球;用两个按钮分别表示甲乙两个球员的球拍;
2.一方发球后，球以固定速度向另一方运动(发光二极管依次点亮)，当球达到最后一个发光二极管时，对方击球(按下按钮)球将向相反方向运动，在其他时候击球视为犯规，给对方加1分;都犯规，各自加1分;
3.甲、乙各有一数码管计分;
4.裁判有一个按钮，是系统初始化，每次得分后， 按下一次。

三、智力竞赛抢答器
要求:
1.五人参赛每人一个按钮，主持人一个按钮， 按下就开始;
2.每人一个发光二极管，抢中者灯亮;
3.有人抢答时，喇叭响两秒钟;
4.答题时限为10秒钟，从有人抢答开始，用数码管倒计时间，0、9、8…1、0;倒计时到0的时候，喇叭发出两秒声响。

四、数字钟
要求:
1.输入10HZ的时钟;(提示:对已有kHz频率时钟进行分频)
2.能显示时、分、秒，24小时制;
4.时和分有校正功能;
5.整点报时，喇叭响两秒;
6.可设定夜间某个时段不报时;
注意:硬件资源的节约，否则器件内资源会枯竭。

五、交通灯控制器
要求:
1.东西方向为主干道，南北方向为副干道;
2.主干道通行40秒后，若副干道无车，仍主干道通行，否则转换;
4.换向时要有4秒的黄灯期;
5.南北通行时间为20秒，到时间则转换，若未到时，但是南北方向已经无车，也要转换。
6.附加:用数码管显示计时。

六、双钮电子锁
要求:
1. 有两个按钮A和B，开锁可自设，如(3、5、7、9);
2. 若按B钮，则门铃响;(滴、嗒…);
3. 开锁过程:按3下A，按一下B，则中的“3”即被输入;接着按5下A，按一下B，则输入“5”;依此类推，直到输入完“9”，按B，则锁被打开--用发光管KS表示;
4. :在输入3、5、6、9过程后，如果输入与不同，则;用发光管表示，同时发出“嘟、嘟……的声音;
5. 用一个开关表示关门(即闭锁)。

七、彩灯控制器二
要求:
1.有十只LED，L0……L9
2.显示方式
①先奇数灯依次灭
②再偶数灯依次灭
③再由L0到L9依次灭
3.显示间隔0.5S，1S可调。

八、速度表
要求:
1.显示汽车Km/h数;
2.车轮每转一圈，有一传感脉冲;每个脉冲代表1m的距离;
3.采样周期设为10S;
4.要求显示到小数点后边两位;
5.用数码管显示;
6，最高时速小于Km/h。

九、彩灯控制器一
要求:
1.有八只LED，L0……L7
2.显示顺序如下表
3.显示间隔为0.25S，0.5S，1S，2S可调。

序 L0 L1 L2 L3 L4 L5 L6 L7
0 1 1 1 1 1 1 1 0
1 0 1 1 1 1 1 1 1
2 1 0 1 1 1 1 1 1
3 1 1 0 1 1 1 1 1
4 1 1 1 0 1 1 1 1
5 1 1 1 1 0 1 1 1
6 1 1 1 1 1 0 1 1
7 1 1 1 1 1 1 0 1
8 1 1 1 1 1 1 1 0
9 1 1 1 1 1 1 1 1
10 0 1 1 1 1 1 1 1
11 0 0 1 1 1 1 1 1
12 0 0 0 1 1 1 1 1
13 0 0 0 0 1 1 1 1
14 0 0 0 0 0 1 1 1
15 0 0 0 0 0 0 1 1
16 0 0 0 0 0 0 0 1
17 0 0 0 0 0 0 0 0
18 1 0 0 0 0 0 0 0
19 1 1 0 0 0 0 0 0
20 1 1 1 0 0 0 0 0
21 1 1 1 1 0 0 0 0
22 1 1 1 1 1 0 0 0
23 1 1 1 1 1 1 0 0
24 1 1 1 1 1 1 1 0
25 1 0 0 0 0 0 0 0
26 0 1 0 0 0 0 0 0
27 0 0 1 0 0 0 0 0
28 0 0 0 1 0 0 0 0
29 0 0 0 0 1 0 0 0
30 0 0 0 0 0 1 0 0
31 0 0 0 0 0 0 1 0
32 0 0 0 0 0 0 0 1
十、出租车计价器
要求:
1.5 Km起计价，起始价5元，每公里1.2元;
2.传感器输出脉冲为0.5m/个;
3.每0.5km改变一次显示，且提前显示(只显示钱数)。

十一、八音电子琴
要求:
1.能发出1、2、3、4、5、6、7、1八个音;
2.用按键作为键盘;
3.C调到B调对应频率为。
调 频率(HZ)

.63*2
B .88
A .00
G .00
F .23
E .63
D .66
C .63

十二、自动奏乐器一
要求:
1.开机能自动奏一个乐曲，可以反复演奏;
2.速度可变。
1 1 5 5 6 6 5 –
4 4 3 3 2 2 1 –
5 5 4 4 3 3 2 –
5 5 4 4 3 3 2 –
3.附加:显示乐谱。

十三、自动奏乐器二
要求:
1.开机能自动奏一个乐曲，可以反复演奏;
2.速度可变。
1 3 1 3 5 6 5 – 6 6 6 5 – – –
6 6 6 5 5 3 1 2 2 3 2 1 – – –
3.附加:显示乐谱。
十四、自动打铃器
要求:
1.有数字钟功能;(不包括校时等功能)
2.可设置六个时间，定时打铃;
3.响铃5秒钟。
十五、 数字频率计
要求:
1.输入为矩形脉冲，频率范围0~99MHz;
2.用五位数码管显示;只显示最后的结果，不要将计数过程显示出来;
3.单位为Hz和KHz两档，自动切换。

十六、算术运算单元ALU的设计
要求:
1.进行两个四位二进制数的运算。
2.算术运算:A+B,A-B,A+1,A-1
3.逻辑运算:A and B,A or B,A not, A xor B
注意:从整体考虑设计方案，优化资源的利用

十七、游戏机，有三位数码管显示0-7之间的数码，按下按钮，三个数码管循环显示，抬起按钮，显示停止，当显示内容相同时，为赢
要求:
1.三个数码管循环显示的速度不同
2.停止时的延迟时间也要不同
3.如果赢了游戏时，要有数码管或LED的花样显示或声音提示。

十八、路数显器
要求:
1.设计16路数显器，16路中某一路断开时(可用高低电平表示断开和接通)，用十进制数显示该路编，并发出声音;
2.时间持续10秒钟;
3.当多路时，要有优先级，并将低优先级的存储，处理完高优先级后，再处理之(附加)。

十九、脉冲按键按键显示器
要求:
1.设计一个具有八位显示的按键显示器;
2.能准确反映按键数字;
3.显示器显示从低位向高位前移，逐位显示，最低位为当前输入位;
4.重按键时，能首先清除显示;
5.摘下话机后才能拨有效，挂机后熄灭显示。
二十、病呼叫系统
要求:
1.用1~5个开关模拟5个病的呼叫输入，1优先级最高;1~5优先级依次降低;
2.用一个数码管显示呼叫的码;没呼叫时显示0;又多个呼叫时，显示优先级最高的呼叫(其它呼叫用指示灯显示);
3.凡有呼叫发出5秒的呼叫声;
4.对低优先级的呼叫进行存储，处理完高优先级的呼叫，再进行低优先级呼叫的处理(附加)。

二十一、自动电子钟
要求:
1.用24小时制进行时间显示;
2.能够显示小时、分钟;
3.每秒钟要有秒闪烁指示;
4.上电后从“00:00”开始显示。

二十二、具有数字显示的洗衣机时控电路
要求:
1.洗衣机工作时间可在1~15分钟内任意设定(整分钟数);
2.规定电动机运行规律为正转20s、停10s、反转20s、停10s、再正转20s，以后反复运行;
3.要求能显示洗衣机剩余工作时间，每当电机运行一分钟，显示计数器自动减1，直到显示器为“0”时，电机停止运转;
4.电机正转和反转要有指示灯指示。

二十三、篮球比赛数字计分牌
要求:
1.分别记录两队得分情况;
2.进球得分加2分，罚球进球得分加1分;
3.纠正错判得分减2分或1分;
4.分别用三个数码管显示器记录两队的得分情况。

二十四、电子日历
要求:
1.能显示年、月、日，星期;
2.例如:“01.11.08 6”，星期日显示“8”;
3.年月日，星期可调;
4.不考虑闰年。

二十五、用电器电源自动控制电路
要求:
1.控制电路能使用电器的电源自动开启30s，然后自动关闭30s，如此周而复始的工作，要有工作状态指示;
2.当电源接通时，可随时采用手动方式切断电源;当电源切断时，可随时采用手动方式接通电源;
3.若手动接通，可由定时断开，然后进入自动运行状态，反之亦然
4.定时范围0分~60分，要有分秒的倒计时显示。

二十六、设计模拟广播电台报时电路
要求:
1.当计时器运行到59分49秒开始报时，每鸣叫1s就停叫1s，共鸣叫6响;前5响为低音，频率为Hz;最后1响为高音，频率为1KHz;
2.至少要有分秒显示。

二十七、数字跑表
要求:
1.具有暂停/启动功能;
2.具有重新开始功能;
3.用6个数码管分别显示百分秒、秒和分钟。

二十八、数字电压表
要求:
1.0-5输入;
2.用3个数码管显示;有小数点的显示;显示小数后两位数，如0.01;只显示最后结果，不要显示中间结果。
提示:实验箱提供了8bits的DAC -AD和比较器-LMN。
硬之城有这个型号的 可以去看看有这方面的资料么

G. EDA 课程设计 ——拔河游戏机

一、总体设计思想
电子拔河游戏机是一种能容纳甲乙双方参赛游戏电路。由一排发光二极管表示拔河的“电子绳”。由甲乙双方通过按纽开关使发光二极管向一方的终点延伸，当延伸到某方的最后一个发光二极管时， 则该方获胜，连续比赛多局以定胜负。

1.基本原理
本电路要求使用9个发光二极管，开机后只有中间一个发亮，此即拔河的中心点。游戏双方各持一个按钮，迅速地、不断地按动，产生脉冲，谁按得快，亮点就向谁的方向移动，每按一次，亮点移动一次。亮点移到任一方终端二极管时，这一方就获胜，此时双方按钮均无作用，输出保持，只有复位后才使亮点恢复到中心。最后用数码管显示获胜者的盘数。
由设计内容可知，首先需要一个十进制的计数器，用于对双方按钮的次数计数，并通过译码器显示在数码管上。设计要求用50MHz的频率，而设计用到的是1K Hz的频率，所以要设计一个程序进行分频。其次，显视控制部分设计要求在发光二极管上显示游戏状态，双方每按十次，亮点向先按十次移动一次，对脉冲进行计数，每十次移一位。需接入一个清零端 ，用于复位。再次，运用VHDL程序语言进行各个模块的程序编写，控制电路的正常运行。最后，将以上程序组装起来，就可得到所需要的拔河游戏机
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity bahe is
port (a,b,rst,clk:in std_logic;
sg,led:out std_logic_vector(8 downto 0);
bt:out std_logic_vector(7 downto 0));
end bahe;
----------------------------------
architecture one of bahe is
component cnt10
port (clk,rst,en:std_logic;
cout:out std_logic;
cq:out std_logic_vector(3 downto 0));
end component;
component scan
port (clk :in std_logic;
a1, a2,a3,b1,b2,b3:in std_logic_vector(3 downto 0);
sg:out std_logic_vector(8 downto 0);
bt: out std_logic_vector(7 downto 0));
end component;
component lmov
port (kl ,kr:in std_logic_vector(3 downto 0) ;
led:out std_logic_vector(8 downto 0);
en : out std_logic;
rst:in std_logic);
end component;
signal e,f,ca1,ca2,cb1,cb2:std_logic;
signal cqa1,cqa2,cqa3,cqb1,cqb2,cqb3:std_logic_vector(3 downto 0);
begin
u1: cnt10 port map (en=>e,rst=>rst,clk=>a,cout=>ca1,cq=>cqa1);
u2: cnt10 port map (en=>e,rst=>rst,clk=>ca1,cout=>ca2,cq=>cqa2);
u3: cnt10 port map (en=>e,rst=>rst,clk=>ca2,cq=>cqa3);
u4: cnt10 port map (en=>e,rst=>rst,clk=>b,cout=>cb1,cq=>cqb1);
u5: cnt10 port map (en=>e,rst=>rst,clk=>cb1,cout=>cb2,cq=>cqb2);
u6: cnt10 port map (en=>e,rst=>rst,clk=>cb2,cq=>cqb3);
u7: scan port map (a1=>cqa1,a2=>cqa2,a3=>cqa3,b1=>cqb1,
b2=>cqb2,b3=>cqb3,clk=>clk,sg=>sg,bt=>bt);
u8:lmov port map (en=>e,kl=>cqa2,kr=>cqb2,rst=>rst,led=>led);
end architecture one;
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cnt10 is
port(clk,rst,en:std_logic;
cout:out std_logic;
cq:out std_logic_vector(3 downto 0));
end;
architecture one of cnt10 is
begin
process(clk,rst,en)
variable cqi:std_logic_vector(3 downto 0);
begin
if rst='1' then
cqi:=(others=>'0');
elsif clk'event and clk='1' then
if en='1' then
if cqi<9 then cqi:=cqi+1;
else cqi :=(others=>'0');
end if ;
end if;
end if;
if c qi=9 then cout<='0' ;
else cout<='1';
end if;
cq<=cqi;
end process;
end;
电路的VHDL程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity scan is
port (clk :in std_logic;
a1,a2,a3,b1,b2,b3:in std_logic_vector(3 downto 0);
sg:out std_logic_vector(8 downto 0);
bt: out std_logic_vector(7 downto 0));
end;
architecture one of scan is
signal cnt4:std_logic_vector(2 downto 0);
signal a:std_logic_vector(3 downto 0);
signal clk1:std_logic;
begin
p1:process(cnt4)
begin
case cnt4 is
when "000"=>bt<="10000000";a<=a1;
when "001"=>bt<="01000000";a<=a2;
when "010"=>bt<="00100000";a<=a3;
when "011"=>bt<="00000100";a<=b1;
when "100"=>bt<="00000010";a<=b2;
when "101"=>bt<="00000001";a<=b3;
when others=>bt<="00000000";
end case ;
end process p1;
---------------------------------
p2:process (clk)
variable ct:integer range 0 to 50000;
begin
if clk'event and clk='1' then --1000HZ
if ct<49999 then
ct:=ct+1;
clk1<='0';
else
ct:=0;
clk1<='1';
end if;
end if;
end process p2;
process(clk1)
begin
if clk1'event an d clk1='1' then
if cnt4<5 then
cnt4<=cnt4+1;
else
cnt4<="000";
end if;
end if;
end process;
------------------------------------
process (a)
begin
case a is
when "0000"=>sg<="100000000";
when "0001"=>sg<="111110001";
when "0010"=>sg<="001001000";
when "0011"=>sg<="001100000";
when "0100"=>sg<="000110010";
when "0101"=>sg<="000100100";
when "0110"=>sg<="000000100";
when "0111"=>sg<="111110000";
when "1000"=>sg<="000000000";
when "1001"=>sg<="100011111";
when "1010"=>sg<="000100100";
when "1011"=>sg<="000011000";
when "1100"=>sg<="010001100";
when "1101"=>sg<="001001000";
when "1110"=>sg<="001000000";
when "1111"=>sg<="000011111";
when others=>null;
end case ;
end process;
end;
⑸ 胜负显示
将双方终端二极管正极经非门后的输出分别接到二个CC4518计数器的EN端，CC4518的两组4位BCD码分别接到实验装置的两组译码显示器的A、B、C、D插口处。当一方取胜时，该方终端二极管发亮，产生一个上升沿，使相应的计数器进行加一计数，于是就得到了双方取胜次数的显示，若一位数不够，则进行二位数的级联。
⑹ 复位
其VHDL程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity lmov is
port (kl ,kr:in std_logic_vector(3 downto 0) ;
led:out std_logic_vector(8 downto 0);
en : out std_logic;
rst:in std_logic);
end ;
architecture one of lmov is
begin
process(rst,kl,kr)
begin
if rst='1' then led<="111101111";en<='1';
elsif kl-kr=1 then led<="111011111";en<='1';
elsif kl-kr=2 then led<="110111111";en<='1';
elsif kl-kr=3 then led<="101111111";en<='1';
elsif kl-kr=4 then led<="011111111";en<='0';
elsif kr-kl=1 then led<="111110111";en<='1';
elsif kr-kl=2 then led<="111111011";en<='1' ;
elsif kr-kl=3 then led<="111111101";en<='1';
elsif kl-kr=4 then led<="111111110";en<='0';
elsif kr-kl=0 then led<="111101111";en<='1';
else null;
end if;
end process;
end;

H. EDA课程设计：彩灯控制器

以前做的设计，粘贴时图形没出来，参考一下，记得给分啊

一.设计目的
1、学习EDA开发软件和MAX+plus Ⅱ的使用方法，熟悉可编程逻辑器件的使用，通过制作来了解彩灯控制系统。
2、进一步掌握数字电路课程所学的知识。
3、了解数字电路设计的一般思路，进一步解决和分析问题。
4、培养自己的编程和谨慎的学习态度
二、.设计题目内容和要求
（1）课题内容：
用EDA技术设计一个彩灯控制器，使彩灯（LED管）能连续发出三种以上不同的花型(自拟)；
随着彩灯显示图案的变化，发出不同的音响声。
要求使用7段数码管显示当前显示的花型，如第一种花型显示A1，第二种花型显示b2，第三种花型显示C3
（2）主要任务：完成该系统的硬件和软件的设计，并利用实验箱制作出实物演示，调试好后并能实际运用（指导教师提供制作所需的器件），最后就课程设计本身提交一篇课程设计报告。
三、总体方案设计与选择
1 总体方案的设计
方案一：电路分为三个部分：彩灯花型模块、声音模块，时钟模块。用时钟控制声音和花型，整体使用相同的变量与信号，主体框图如下；

图三—1-1方案一的的流程图
方案二：电路分为五个模块：分频器模块、16进制计数器、4进制计数器，4选1选择器、彩灯控制器。其中彩灯控制器是用来输出不同的花样，彩灯控制器的输出则是用一个16进制的计数器来控制，扬声器的输出时用不同的频率来控制，所以用了一个集成分频器来使输入的频率被分为几种不同的频率，不同频率的选择性的输出则是用一个4选一的选择器来控制。整体框图如下：

图三—1-2方案二的流程图
2、方案的选择
方案一是将融合在一起，原理思路简单，元件种类使用少，但是在编程时要使用同一变量和信号，这样就会给编程带来很大的困难，另外中间单元连线较多，不容易检查，门电路使用较多，电路的抗干扰能力会下降。
方案二将彩灯花型控制与声音控制分开，各单元电路只实现一种功能，电路设计模块化，且编程时将工作量分开，出现错误时较容易检查，连线较少且容易组装和调试。
结合两个方案的优缺点，我选择容易编程、组装和调试的方案二。

四、模块电路的设计
1、分频器模块
设计要求显示不同的彩灯的时候要伴随不同的音乐，所以设计分频器来用不同的频率控制不同的音乐输出。
模块说明：
Rst:输入信号 复位信号 用来复位分频器的输出使输出为“0”，及没有音乐输出。
Clk:输入信号 模块的功能即为分频输入的频率信号。
Clk_4、clk8、clk_12、clk_16：输出信号 即为分频模块对输入信号clk的分频，分别为1/4分频输出、1/8分频输出、1/12分频输出、1/16分频输出。不同的频率会发出不同的声音。如图

图四-1分频器电路图
2、16进制计数器
16进制模块用来控制彩灯输出模块，即确定彩灯控制器的不同的输出。
Rst:输入信号 复位信号 用来复位16进制使其输出为“00000”，即彩灯不亮。
Clk1:输入信号 用来给模块提供工作频率。
Count_out[3..0]:输出信号 即为16进制计数器的输出，此输出信号作为彩灯的输入信号。
如图四-2
图四-2 16进制计数器电路图
3、4进制计数器模块
4进制计数器作为选择器的输入来控制选择器选择不同的频率作为输出控制扬声器工作。
Clk2:输入信号 来为计数器提供工作频率。
Rst:输入信号 复位信号 使计数器的输出为“00”。
如图四-3
图四-3 4进制计数器电路图
4、4选1选择器模块
Rst:输入信号复位信号使选择器的输出为“0”。
In1、in2、in3、in4：输入信号接分频器的输出。
Inp[1..0]:输入信号接4进制计数器的输出用来控制选择器的选择不同的输入选择不同的输出。
Output2：输出信号直接接扬声器即输出的是不同的频率来控制扬声器播放声音
如图四—4
图四—4 4选1选择器电路图
5、彩灯控制模块
彩灯控制采用的模式6来进行显示。
图四—5—1模式6结构图
彩灯控制模块用来直接控制彩灯的输出，使彩灯表现出不同的花样。
Rst:输入信号 使彩灯控制模块的输出为“00000000”，即让彩灯无输出。
Input[4..0]:输入信号 不同的输入使彩灯控制模块有不同的输出即彩灯显示出不同的花样。
Output3[7..0]:输出信号 直接与数码管相连来控制数码管。
如图四—5—2
图四-5-2 彩灯控制电路图
五、EDA设计与仿真
1、源程序：
----------------------------------------------分频器模块-----------------------------------------

LIBRARYieee;
USEieee.std_logic_1164.all;

ENTITYfenpinqi IS

PORT
(
clk2,rst :IN std_logic;
clk_12,clk_4,clk_16,clk_8 : OUT std_logic
);

ENDfenpinqi;

ARCHITECTUREcd OF fenpinqi IS
begin
p1:process(clk2,rst)
variable a:integer range 0 to 20;

begin
if rst='1' then
clk_4<='0'; ----- 复位信号控制部分
else
if clk2'event and clk2='1'then
if a>=3 then
a:=0;
clk_4<='1';
else
a:=a+1;
clk_4<='0';
end if;
end if;
end if;
endprocess p1;

p2:process(clk2,rst)
variable b:integer range 0 to 20;

begin
if rst='1' then
clk_16<='0'; ----- 复位信号控制部分
else
if clk2'event and clk2='1'then
if b>=15 then
b:=0;
clk_16<='1';
else
b:=b+1;
clk_16<='0';
end if;
end if;
end if;
endprocess p2;

p3:process(clk2,rst)
variable c:integer range 0 to 20;

begin
if rst='1' then
clk_8<='0'; ----- 复位信号控制部分
else
if clk2'event and clk2='1'then
if c>=7 then
c:=0;
clk_8<='1';
else
c:=c+1;
clk_8<='0';
end if;
end if;
end if;
endprocess p3;

p4:process(clk2,rst)
variable d:integer range 0 to 40;

begin
if rst='1' then
clk_12<='0'; ----- 复位信号控制部分
else
if clk2'event and clk2='1'then
if d>=11 then
d:=0;
clk_12<='1';
else
d:=d+1;
clk_12<='0';
end if;
end if;
end if;
endprocess p4;
endcd;

----------------------------------------------4选1选择器---------------------------------------
LIBRARYieee;
USEieee.std_logic_1164.all;

ENTITYxzq4_1 IS

PORT
(
rst:in std_logic;
inp:in integer range 0 to 3;
in1,in2,in3,in4 : In std_logic;

output2 :OUT std_logic
);

ENDxzq4_1;

ARCHITECTUREa OF xzq4_1 IS

BEGIN

PROCESS (rst,inp)
BEGIN
if(rst='1') then output2<='0';

else
case inp is
when 0=>output2<=in1;
when 1=>output2<=in2;
when 2=>output2<=in3;
when 3=>output2<=in4;
when others=>null;
end case;
end if;
END PROCESS;
ENDa;

-------------------------------------------彩灯控制模块----------------------------------------
LIBRARYieee;
USEieee.std_logic_1164.all;

ENTITYcaideng IS

PORT
(
input :
IN INTEGER RANGE
0 TO 15;
rst:in std_logic;
output3 :OUT std_logic_vector(7 downto 0);
sm :out std_logic_vector(6 downto 0)
);

ENDcaideng;

ARCHITECTUREa OF caideng IS

BEGIN

PROCESS (input)
BEGIN
if rst='1' thenoutput3<="00000000";sm<="0000000";
else
case input is
when 0=>output3<="00111000";sm<="0000110";
when1=>output3<="00001111";sm<="0000110";
when2=>output3<="00111110";sm<="0000110";
when3=>output3<="01111111";sm<="0000110";

when4=>output3<="01011011";sm<="1011011";
when5=>output3<="01110110";sm<="1011011";
when6=>output3<="00001111";sm<="1011011";
when7=>output3<="01111111";sm<="1011011";

when8=>output3<="01101101";sm<="1001111";
when9=>output3<="00000111";sm<="1001111";
when10=>output3<="01110111";sm<="1001111";
when11=>output3<="01111011";sm<="1001111";

when12=>output3<="00111000";sm<="1100110";
when13=>output3<="00111111";sm<="1100110";
when14=>output3<="00111110";sm<="1100110";
when 15=>output3<="01111001";sm<="1100110";
when others=>null;

end case;
end if;
end process;
end a;

--------------------------------------------16进制计数器模块-----------------------------------

LIBRARYieee;
USEieee.std_logic_1164.all;

ENTITYcounter_16 IS

PORT
(
clk,rst :IN std_logic;
count_out :
OUT INTEGER RANGE
0 TO 15);

ENDcounter_16;

ARCHITECTUREa OF counter_16 IS
BEGIN

PROCESS (rst,clk)
variable temp:integer range 0 to 16;
BEGIN

IF rst='1' THEN
temp:=0;

ELSIF (clk'event and clk='1') THEN

temp:=temp+1;
if(temp=15) then
temp:=0;
end if;
END IF;
count_out<=temp;
END PROCESS;
ENDa;

-------------------------------4进制计数器模块----------------------------------
LIBRARYieee;
USEieee.std_logic_1164.all;

ENTITYcounter_4 IS

PORT
(
clk,rst :IN std_logic;
count_out :OUT integer range 0 to 3 );

ENDcounter_4;

ARCHITECTUREa OF counter_4 IS
BEGIN

PROCESS (rst,clk)
variable temp:integer range 0 to 16;
BEGIN

IF rst='1' THEN
temp:=0;
ELSIF (clk'event and clk='1') THEN

temp:=temp+1;
if(temp=4) then
temp:=0;
end if;
END IF;
count_out<=temp;
END PROCESS;
ENDa;

-------------------------------------------主程序----------------------------------
LIBRARYieee;
USEieee.std_logic_1164.all;

ENTITYproject IS
PORT (clk1,rst,clk2: IN std_logic;
Out1: OUT std_logic_vector(7 downto 0);
Out2 :out std_logic_vector(6 downto0);
Out3: OUT std_logic);
ENDproject;

ARCHITECTUREstruct OF project IS
COMPONENT counter_16 IS
PORT(clk,rst : IN std_logic;
count_out : OUT integer range 0 to 15 );
ENDCOMPONENT;

COMPONENT fenpinqi IS
PORT(clk2,rst : IN std_logic;
clk_12,clk_4,clk_16,clk_8 : OUT std_logic);
END COMPONENT ;

COMPONENT counter_4 IS
PORT(clk,rst :IN std_logic;
count_out :OUT integer range 0 to 3 );

ENDCOMPONENT;

COMPONENT xzq4_1 IS
PORT
(
rst:in std_logic;
inp:in integer range 0 to 3;
in1,in2,in3,in4 : In std_logic;

output2 :OUT std_logic
);

ENDCOMPONENT;

COMPONENT caideng IS
PORT
(
input: IN INTEGER RANGE 0 TO 15;
rst:in std_logic;
output3 :OUT std_logic_vector(7 downto 0);
sm :out std_logic_vector(6 downto 0)
);

ENDCOMPONENT;

SIGNALu: integer range 0 to 15;
SIGNALw: integer range 0 to 3;
SIGNALv1,v2,v3,v4: std_logic;

BEGIN
U1:counter_16PORT MAP(clk1,rst,u);
U2:fenpinqiPORT MAP(clk2,rst, v1,v2,v3,v4);
U3:counter_4PORT MAP(v3,rst,w);
U4:xzq4_1 PORT MAP(rst,w, v1,v2,v3,v4,out3);
U5:caidengPORT MAP(u,rst,out1,out2);
ENDstruct;
2、彩灯控制器仿真结果及数据分析
分析：如上图，clk1控制的是彩灯模块，clk2控制的是声音模块，当rst为高电平是输出全为0，ck1每出现四个高电平，花型发生一次变化，out2分别显示1、2、3、4，out1显示不同的花型，out3发出声音，如图脉冲数不同表示发出的声音不同，但是声音与花型相比有一定的延迟。
六、硬件实现
1、引脚锁定图
2、硬件仿真图
显示第一组花型之一
显示第二组花型之一
显示第三组花型之一

显示的第四组花型之一

七、总体电路
整个系统就是各个分模块组成来实现最后的彩灯控制功能，系统又两个时钟来控制一个是控制16进制计数器即控制彩灯控制模块来实现彩灯的不同输出，另一个时钟为分频器的输入来进行分频处理，最后用来控制扬声器发出不同的音乐，为了使效果明显尽量达到要求分频处理的时钟的频率比实现彩灯控制的时钟频率要高。
将各个模块连在一起采用在课程中学到的元件例化，将各个模块的引脚连在一起，使之成为一个整体。元件例化是VHDL设计实体构自上而下层次化设计的重要途径。整体电路如图五—1

图七—1 整体电路图
八、心得体会
1、在设计时遇到一些主要问题如下：怎么将各个模块连在一起、开始硬件仿真时总是出现错误，设计方案的选择。最后我选择了元件例化将各个模块连在一起，仿真时是因为短路帽接错了，当时没有注意，在方案的选择时我们选了实现比较简单的分模块方案
2、这次的EDA课程设计我学到得东西很多明白了理论与实践之间的差距，而且对DEA课程有了更深入的理解，尤其是知道了怎么去应用所学的知识，怎么去利用网络实现自己的要求，具体体会如下：
（1）要想完成编程就要对DEA知识很熟悉，这样才能加快编程的速度，另外在编程时一定要小心，稍微有一点粗心都会有很多的错误出现，在出现错误后要学会寻找错误原因如名称前后不一、数据类型不同、符号写错等等
（2）拿道题目后要注意分析，要学会总体把握，然后再一一一细化、学会将复杂的问题简单化，分析时一定要有一个明确的目标。
（3）要学会理论联系实际，在程序导入到实验箱后，居然不显示结果，认真的检查看看操作是否有错误、试验箱中该短路的是否已用短路帽短路、又重新检查了一下程序，结果发现是短路帽接错了，所以看似很简单的操作自己操作起来可能会有很大的漏洞，所以亲自动手是很重要的。
（4）当自己的只是有限时，要注意运用网络等一切资源，要学会知识的灵活运用在查阅的过程中学到了很多在书本所没有学到的知识，通过查阅相关资料进一步加深了对EDA的了解
总的来说，通过这次课程设计不仅锻炼了我们的动手和动脑能力，也使我懂得了理论与实际相结合的重要性，只有理论知识是远远不够的，要把所学的理论知识与实践相结合起来，才能提高自己的实际动手能力和独立思考的能力。还有最重要的一点就是要有一丝不苟的精神和端正认真的态度，遇到困难后要学会积极的面对。
3、在此设计中声音会有一定的延迟，可以考虑用花型输出信号作为4选1的控制信号
九、参考书目：
赵伟军，《Protel99se教程》，北京，人民邮电出版社，1996年
金西，《VHDL与复杂数字系统设计》，西安，西安电子科技大学出版社，2003
汉泽西，《EDA技术及其应用》，北京，北京航空航天大学出版社，2004
[4] 黄任，《VHDL入门.解惑.经典实例.经验总结》，北京，北京航空航天大学出版社，2005
[5] 李洋,《EDA技术 使用教程》，北京，机械工业出版社，2009
[6] 网络资源：EDA课程设计、EDA课程设计—彩灯控制器等