数电课程设计报告完整版数字钟

Ⅰ 关于数电的课程设《数字钟》

电子学课程设计报告
——带有整点报时的数字钟设计与制作

指导教师____戴伏生___________

学号____________

姓名_____________

一、 设计的性质、目的和任务

二、 设计课题要求
（1）构造一个24小时制的数字钟。要求能显示时、分、秒。
（2）要求时、分、秒能各自独立的进行调整。
（3）能利用喇叭作整点报时。从59分50秒时开始报时，每隔一秒报时一秒，到达00分00秒时，整点报时。整点报时声的频率应与其它的报时声频有明显区别。

三、 设计的内容、电路原理和详细的设计过程
（1）总设计图

（2）分频器
设计过程：由于给出的是4M=10^6HZ，没经过一个74160可以将输出频率 变为输入频率的1/10,而每经过一个TFF可以将输出频率变为输入频率的1/2，按上图连接电路，即可获得1HZ、20HZ、1KHZ、2KHZ的频率。

（3）校时模块
秒校时
分校时

设计过程：由于分和小时的校时系统是一样的，所以只截取了分的校时系统，上图的second和minute为校时开关按钮，或门的输出端连接的是74160计时器的CLK，当开关为闭合时，1HZ和jinwei所输入的脉冲信号不工作，此时按键信号给CLK信号一个上升沿，74160则进1。在DFF的CLK上我选用了20HZ的频率，之所以选用20HZ是为了保证在按下校时开关时有一个上升沿脉冲时Q端输出信号1，试过16HZ和32HZ，前者不是很灵敏，不能保证按下后会跳数，后者过于灵敏，易连续跳数，折中选取20HZ，个人在使用中基本可以保证稳定。
若想获得连续的上升脉冲沿，只需在DFF前与一个一定频率即可，如下图，个人建议频率不易过大，那样不易控制松手时间。

（4）计时模块
小时计时

分计时

秒计时

设计过程：上图中所有CLK连接的都是校时模块的输出端，图上的计数器均为置零接法，分和秒的进位输出用与门连接一次再输入小时模块的进位输入端，这样才能保证时钟的正常显示。

（5）译码器
SUBDESIGN yima
(k,j,i,h:input;
a,b,c,d,e,f,g,o:output;
)
BEGIN
TABLE
k,j,i,h=>a,b,c,d,e,f,g,o;
0,0,0,0=>0,0,0,0,0,0,1,1;
0,0,0,1=>1,0,0,1,1,1,1,1;
0,0,1,0=>0,0,1,0,0,1,0,1;
0,0,1,1=>0,0,0,0,1,1,0,1;
0,1,0,0=>1,0,0,1,1,0,0,1;
0,1,0,1=>0,1,0,0,1,0,0,1;
0,1,1,0=>0,1,0,0,0,0,0,1;
0,1,1,1=>0,0,0,1,1,1,1,1;
1,0,0,0=>0,0,0,0,0,0,0,1;
1,0,0,1=>0,0,0,0,1,0,0,1;
END TABLE;
END;
设计过程：本段为本次设计中唯一的一个用语言编写的模块，由于试验箱上的数码管属于共阳极接法，所以为了去掉数字后面跟着的点，所以设计了8位输出，第八位，既O位全部显示为1，这样可以保证点始终保持暗的状态，实际上还可以在分与秒之间，小时与分之间的点亮着，以便区分，此时程序应稍作变动，如下
SUBDESIGN ss
(k,j,i,h,z:input;
a,b,c,d,e,f,g,o:output;
)
BEGIN
TABLE
k,j,i,h=>a,b,c,d,e,f,g;
0,0,0,0=>0,0,0,0,0,0,1;
0,0,0,1=>1,0,0,1,1,1,1;
0,0,1,0=>0,0,1,0,0,1,0;
0,0,1,1=>0,0,0,0,1,1,0;
0,1,0,0=>1,0,0,1,1,0,0;
0,1,0,1=>0,1,0,0,1,0,0;
0,1,1,0=>0,1,0,0,0,0,0;
0,1,1,1=>0,0,0,1,1,1,1;
1,0,0,0=>0,0,0,0,0,0,0;
1,0,0,1=>0,0,0,0,1,0,0;
END TABLE;
o=z;
END;
此时只需在第二个和第四个译码器的输入Z端接地，其余Z端接高电压即可

（6）报时模块

设计过程：本模块全部由门电路来实现，最下面的与门连接的是分的59和秒的50，两个或非门非别连接分的8根线和秒的8根线，由图上的逻辑可以看出在59分5X秒时，是1KHZ与1HZ与后输出，声音频率较低，在00分00秒的状态下，2KHZ与1HZ与后输出，声音频率较高，1HZ的作用是为了让声音在每秒响一下。
四、 调试与仿真结果
（1） 计数仿真（秒向分进位）

（2） 按键仿真

五、 调试中遇到的问题及解决的方法
（1） 计数器的接法
一开始，把秒（分）向分（小时）的进位信号直接赋给了EP和ET，校时信号赋给CLK在上试验箱上演练的过程中发现，时钟在其自主走动时，一切正常，但在按校时键调节是个位数会在按到7后回0，到9后会向前进一位到8，在模块单独仿真时不会出现这种状况，秒和分连起来仿真时也不会出现问题，只有在秒，分，小时联合起来仿真时才会发现这个问题，猜测可能是74160的构造问题才导致这一结果，后来，在不断地尝试修改中，才使校时系统正常运转。
（2） 关于进位
一开始，在分和秒的计数器选择了一样的接法，但是在试验箱上演练时，发现分进位总是比秒快一秒，也就是说在秒刚到59时分就已经进了一位，而分和小时却能保证一致进位，为了在现实上正常，所以只能把秒的进位输出信号的59改成了00。
六、 详谈自己的体会、感想、建议

Ⅱ 数电课程设计 数字钟（Mulitisim)设计

同求该仿真电路

Ⅲ 数电课程设计数字钟

用什么芯片，还是没有限制？用数码管显示还是液晶？

Ⅳ 求数电课程设计数字钟，有详细电路图

给你这个数字钟电路，按图配置即可。

Ⅳ 求数电课程设计数字钟！有详细电路图的！不胜感激!

这个就是大概的原理图了。至于你的要求-

就是在这个上面加点点东西就好了，你先看这个有什么问题么？